SU1179341A1

SU1179341A1 - Signature analyser

Info

Publication number: SU1179341A1
Application number: SU843686814A
Authority: SU
Inventors: Вячеслав Борисович Коновалов; Виктор Александрович Кутузов
Original assignee: Предприятие П/Я Г-4152
Priority date: 1984-01-06
Filing date: 1984-01-06
Publication date: 1985-09-15

Abstract

1. СИГНАТУРНЫЙ АНАЛИЗАТОР , содержащий шифратор, вход которого вл етс информационным входом анализатора , триггер, формирователь сигнатур, выходы которого соединены с входами блока индикации, и элемент ИЛИ, отличающийс тем, что, с целью повышени быстродействи анализатора, в него введены эле8 мент ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент И, первый вход которого соединен с первым входом элемента ИЛИ и выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого соединены с соответствующими выходами шифратора и первым и вторым информационными входами формировател сигнатур, синхровход которого соединен с вторым входом элемента И и вл етс синхровходом анализатора, выход элемента И соединен с синхровходом триггера , информационный вход которого св зан с шиной единичного потенциала, а выход подключен к второму входу элемента ИЛИ, выход которого соединен с управл ющим входом формировател сигнатур. i (Л ;о 00 11. A SIGNATURE ANALYZER containing an encoder whose input is the information input of the analyzer, a trigger, a signature generator whose outputs are connected to the inputs of the display unit, and the OR element, characterized in that, in order to increase the analyzer's speed, an EXCLUSIVE element is entered into it OR and the element AND, the first input of which is connected to the first input of the element OR and the output of the element EXCLUSIVE OR, the first and second inputs of which are connected to the corresponding outputs of the encoder and the first and second information inputs of the signature generator, the sync input of which is connected to the second input of the AND element and is the sync input of the analyzer, the output of the AND element is connected to the synchronous input of the trigger, the information input of which is connected to the potential potential bus, and the output is connected to the second input of the OR input of the signature driver. i (L; o 00 1

Description

2. Анализатор по п. 1, отличающийс тем, что формирователь сигнатур содержит шестнадцатиразр дный регистр, шестнадцатиразр дный коммутатор и два сумматора по модулю два, причем выходы регистра вл ютс выходами формировател сигнатур К-и выход регистра (/(1,14) соединен с (/(+1)-м входом первой группы и ()-м входом второй группы информационных входов коммутатора, группа выходов которого соединена с группой информационных входов регистра, синхровход которого вл етс синхровходом формировател сигнатур , первый вход первой группы информационных входов коммутатора соединен с вторым входом второй группы информационных входов коммутатора и св зан с выходом первого сумматора по модулю два, первые четыре входа первого и второго сумматоров по модулю два соединены с выходами соответственно седьмого, дев того, двенадцатого, шестнадцатого и шестого,восьмого , одиннадцатого и п тнадцатого разр дов регистра, п тые входы первого и второго сумматоров по модулю два вл ютс соответственно первым и вторым информационными входами формировател сигнатур , управл ющий вход которого соединен с управл ющим входом коммутатора , первый вход второй группы информационных входов которого соединен с выходом второго сумматора по модулю два.2. The analyzer according to claim 1, wherein the signature driver contains a sixteen-bit register, a sixteen-bit switch and two modulo-two adders, the register outputs being outputs of the signature generator K and the register output (/ (1.14) connected with (/ (+ 1) -th input of the first group and ()) input of the second group of information inputs of the switch, the output group of which is connected to the group of information inputs of the register, the synchronous input of which is the synchronous input of the signature generator, the first input of the first group of information The second inputs of the switch are connected to the second input of the second group of information inputs of the switch and connected to the output of the first modulo two adder; the first four inputs of the first and second modulo adders two are connected to the outputs of the seventh, ninth, twelfth, sixteenth and sixth, eighth, the eleventh and fifteenth bits of the register, the fifth inputs of the first and second modulo-two adders are respectively the first and second information inputs of the signature generator, the control input of which is One with the control input of the switch, the first input of the second group of information inputs of which is connected to the output of the second adder of modulo two.

1one

Изобретение относитс к автоматике, вычислительной и контрольно-измерительной технике и может быть использовано дл контрол и диагностики цифровых устройств.The invention relates to automation, computing and instrumentation technology and can be used to monitor and diagnose digital devices.

Цель изобретени - повышение быстродействи устройства.The purpose of the invention is to increase the speed of the device.

На фиг. 1 представлена структурна схема сигнатурного анализатора; на фиг. 2 - структурна схема формировател сигнатур.FIG. Figure 1 shows the signature analyzer block diagram; in fig. 2 is a block diagram of a signature driver.

Сигнатурный анализатор содержит шифратор 1, триггер 2, формирователь 3 сигнатур , блок 4 индикации, элемент ИЛИ 5, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6, элемент И 7, информационный вход 8 и синхровход 9. Формирователь 3 сигнатур содержит информационные входы 10 и 11, управл ющий вход 12, синхровход 13, первый 14 и второй 15 сумматоры по модулю два, коммутатор 16 и регистр 17 с информационными выходами 18.Signature analyzer contains encoder 1, trigger 2, driver 3 signatures, display unit 4, element OR 5, element EXCLUSIVE OR 6, element AND 7, information input 8 and synchronous input 9. Driver shaper 3 signature contains information inputs 10 and 11, control input 12, the synchronous input 13, the first 14 and the second 15 modulo-two adders, the switch 16 and the register 17 with information outputs 18.

Анализатор работает следующим образом .The analyzer works as follows.

Первоначально регистр 17 сигнатурного анализатора и триггер 2 устанавливаютс в нулевое исходное состо ние, после чего сигнатурный анализатор готов к приему и обработке (формированию сигнатур) данных , поступающих на его информационный вход 8. Логика работы шифратора 1 приведена в таблице.Initially, the signature analyzer register 17 and the trigger 2 are set to the zero initial state, after which the signature analyzer is ready to receive and process (generate signatures) the data received at its information input 8. The logic of the encoder 1 is shown in the table.

Если на информационный вход 8 сигнатурного анализатора поступает последовательность двоичных сигналов в виде чередовани «О и «1,то на выходах шифратора 1 наблюдаютс синхронные переключени . Если на вход 8 сигнатурного анализатора поступает сигнал неопределенного уровн (третье состо ние), то на первомIf the information input 8 of the signature analyzer receives a sequence of binary signals in the form of an alternate "O and" 1, then the outputs of the encoder 1 observe synchronous switching. If the input 8 of the signature analyzer receives a signal of undetermined level (the third state), then on the first

выходе шифратора 1 устанавливаетс в этом случае сигнал низкого (высокого) логического уровн , а на втором его выходе сигнал высокого (низкого) логического уровн . Таким образом, если на входе 8 сигнатурного анализатора присутствует последовательность двоичных сигналов, уровни которых соответствуют логическим, то на выходах шифратора присутствуют одинаковые логические сигналы, которые, поступа на входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, устанавливают на его выходе сигнал низкого логического уровн . Триггер 2, первоначально установленный в нулевое состо ние, выдает сигнал низкого логического уровн на второй вход элемента ИЛИ 5, на первый вход которого также поступает сигнал низкого логического уровн с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. Наличие на двух входах элемента ИЛИ 5 низкого логического уровн устанавливает на его выходе сигнал низкого логического уровн , который, поступа на управл ющий вход коммутатора 16, устававлив-ает его в состо ние , соответствующее передаче информации по первому направлению.The output of the encoder 1 is set in this case, a signal of a low (high) logic level, and at its second output a signal of a high (low) logic level. Thus, if at the input 8 of the signature analyzer there is a sequence of binary signals whose levels correspond to logic, then the output of the encoder contains the same logical signals, which, arriving at the inputs of the EXCLUSIVE OR, set the output at a low logic level. The trigger 2, initially set to zero, outputs a low logic level signal to the second input of the element OR 5, the first input of which also receives a low logic level signal from the output of the EXCLUSIVE OR element. The presence of a low logic level on the two inputs of the OR 5 sets a low logic level signal at its output, which, being fed to the control input of the switch 16, sets it to the state corresponding to the transmission of information in the first direction.

В этом случае на вход первого разр да регистра 17 поступает сигнал с выхода первого сумматора 14 по модулю два, на вход второго разр да - сигнал с выхода первого разр да регистра 17 и т. д.In this case, the input of the first bit of register 17 receives a signal from the output of the first adder 14 modulo two, the input of the second bit is a signal from the output of the first bit of register 17, and so on.

Таким образом, при установке коммутатора 16 в состо ние, соответствующее передаче информации по первому направлению , регистр 17 образует шестнадцатиразр дный сдвиговый регистр, на первый вход которого поступает сигнал с выхода первого сумматора 14 по модулю два. На входы сумматора 14 по модулю два поступают сигналы обратной св зи, вз тые с 16, 12, 9 и 7 разр дов образовавшегос регистра сдвига. На п тый вхо сумматора 14 по модулю два поступает сигнал с первого выхода шифратора I. Отсюда следует, что сигнатурный анализатор при поступлении на его вход импульсов синхронизации и при условии наличи в контролируемой последовательности сигналов только с определенными логическими уровн ми, формирует сигнатуры (сжатые) контролируемой последовательности в соответствии с полиномом обратных св зейThus, when the switch 16 is installed in the state corresponding to the transmission of information in the first direction, the register 17 forms a sixteen-bit shift register, to the first input of which a signal from the output of the first adder 14 modulo two arrives. The modulo two adder inputs 14 receive feedback signals taken from the 16, 12, 9, and 7 bits of the resulting shift register. Modulo two on the fifth input of the adder 14 receives the signal from the first output of the encoder I. It follows that the signature analyzer generates signatures (compressed) when there are synchronization signals in the controlled sequence of signals with certain logical levels. controlled sequence according to feedback polynomial

р(х)хЧх + .p (x) xhh +.

Если в контролируемой последовательности данных зарегистрирован сигнал третьего состо ни или неопределенного логического уровн , шифратор 1 формирует на своем первом выходе сигнал низкого (высокого ) логического уровн , а на втором выходе - сигнал высокого (низкого) логического уровн . Эти выходные сигналы шифратора 1, поступа на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, устанавливают на его выходе сигнал высокого логического уровн . Сигнал высокого логического уровн с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6 через элемент ИЛИ 5 поступает на управл ющий вход 12 коммутатора 16, устанавлива его в состо ние передачи информации по второму направлению. В этом случае сигнал с выхода первого сумматора 14 по модулю два поступает во второй разр д регистра 17, на вход первого разр да регистра 17 поступает сигнал с выхода второго сумматора 15 по модулю два, на вход третьего разр да поступает сигнал с выхода первого разр да регистра, на вход четвертого разр да регистра - сигнал с выхода второго разр да регистра и т. д., т. е. регистр 17 образует сдвиговый регистр со сдвигом на два разр да, причем на вход его второго разр да поступает сумма по модулю два сигналов обратной св зи 16, 12, 9 и 7 разр дов регистра и входного сигнала с первого выхода шифратора, а на вход первого разр да образовавшегос регистра поступает сумма по модулю два сигналов обратной св зи 15, 11, 8 и 6 разр дов регистра и входного сигнала с второго выхода шифратора 1.If a third state or undefined logic level signal is registered in a monitored data sequence, the encoder 1 generates a low (high) logic level signal at its first output and a high (low) logic level signal at its second output. These output signals of the encoder 1, arriving at the input of the EXCLUSIVE OR element, establish a high logic level signal at its output. The high logic level signal from the output of the EXCLUSIVE OR 6 element through the OR 5 element arrives at the control input 12 of the switch 16, setting it to the information transfer state in the second direction. In this case, the signal from the output of the first adder 14 modulo two is fed to the second register bit 17, the input from the first bit of the register 17 enters the signal from the output of the second adder 15 modulo two, and the signal from the first bit enters the input of the third bit register, to the input of the fourth register bit - the signal from the output of the second register bit, etc., i.e. register 17 forms a shift register with a shift of two bits, and the input for its second bit is the sum modulo two feedback signals 16, 12, 9 and 7 bits regis pa and the input signal from the first output of the encoder and the input of the first discharge register receives the resulting sum modulo two feedback signals 15, 11, 8 and 6 bits of register rows and the input to the second output of the encoder 1.

Таким образом, сигнатурный анализатор при поступлении на его вход синхронизации импульсов синхронизации и при условии наличи в контролируемой последовательности сигнала с неопределенным уровнем напр жени осуществл ет сдвиг в регистре сдвига сразу на два разр да, во второй разр д регистра записываетс информаци , снимаема с первого выхода шифратора 1, просуммированна по модулю два с сигналами обратных св зей, вз тыми с 16, 12, 9 и 7 разр дов регистра сдвига, т. е. в соответствии с полиномомThus, when a synchronization pulse arrives at its synchronization input and when a signal with an undetermined voltage level is present in a controlled sequence, the signature analyzer shifts the shift register by two bits at once, the second bit of the register records information removed from the first output encoder 1 modulated by two with feedback signals taken from the 16, 12, 9 and 7 bits of the shift register, i.e. according to a polynomial

Р(х) х +хЧхЧхЧ1,P (x) x + xHHHHH1,

а в первый разр д регистра 17 записываетс информаци , снимаема с второго выхода шифратора 1, просуммированна по модулю два с сигналами обратных св зей, вз тыми с 15, 11, 8 и 6 разр дов регистра сдвига, т. е. в соответствии с полиномомand the first bit of register 17 records information taken from the second output of the encoder 1, modulo-two summed with feedback signals taken from the 15, 11, 8 and 6 bits of the shift register, i.e. according to a polynomial

P(x) x -4-x --fx +x- + l.P (x) x -4-x - fx + x- + l.

Сдвиг в регистре сдвига на два разр да за один такт синхронизирующей последовательности импульсов и суммирование на сумматорах по модулю два с сигналами обратных св зей двух последовательностей, снимаемых с выходов шифратора 1, эквивалентны такой обработке этих последовательностей , которую осуществл л бы регистр сдвига с обратными св з ми с 16, 12, 9 и 7 разр дов, вз тыми через сумматор по модулю два при наличии двух импульсов синхронизации в каждом такте синхронизирующей последовательности, и при условии последовательного подключени (перед каждым импульсом синхронизации) п того входа сумматора по модулю два первоначально к первому выходу шифратора 1, а затем к второму его выходу.A shift in a shift register by two bits per clock cycle of a pulse sequence and summation modulo two modulators with the feedback signals of two sequences taken from the outputs of encoder 1 are equivalent to such processing of these sequences that the shift register with reverse links would perform With 16, 12, 9, and 7 bits, taken through a modulo adder with two synchronization pulses in each clock cycle, and with a series connection (before each synchronization pulse) of the second input of the modulo two initially to the first output of the encoder 1, and then to its second output.

Таким образом, при обнаружении во входной контролируемой последовательности первого сигнала неопределенного уровн сигнатурный анализатор перестраиваетс на обработку двух последовательностей, снимаемых с выходов шифратора 1, на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6 устанавливаетс высокий уровень напр жени , который, поступа на первый вход элемента И 7, разрешает прохождение сигнала синхронизации на вход триггера 2, и при первом импульсе синхронизации уровень «1, поступающий на информационный вход триггера 2, устанавливает его в единичное состо ние , в котором он сохран етс до конца формировани сигнатуры. Высокий логический уровень с выхода триггера 2 через элемент ИЛИ 5 поддерживает высокий логический уровень на управл ющем входе 12 коммутатора 16 до конца формировани сигнатуры .Thus, when the first undefined signal is detected in the input monitored sequence, the signature analyzer is rebuilt to process two sequences taken from the outputs of the encoder 1, the output of the EXCLUSIVE OR 6 element is set to a high voltage level, which, acting on the first input of the And 7 element, allows the passage of the synchronization signal to the trigger input 2, and at the first synchronization pulse the level “1 arriving at the information input of the trigger 2 sets it to The state in which it is maintained until the end of the signature generation. A high logic level from the output of trigger 2 through the element OR 5 maintains a high logic level at the control input 12 of the switch 16 until the end of the signature generation.

До по влени в контролируемой последовательности сигнала с третьим устойчивым состо нием (неопределенного уровн ) сигнатурный анализатор формирует сигнатуру аналогично известным сигнатурным анализаторам с полиномом обратный св зейBefore the appearance in the controlled sequence of a signal with a third steady state (of undetermined level), the signature analyzer generates a signature similarly to the well-known signature analyzers with a feedback polynomial

p(x) x +xЧx +x +l.p (x) x + x × x + x + l.

После по влени в контролируемой последовательности сигнала неопределенного уровн каждому символу входной контролируемой последовательности присваиваетс два бита двоичной информации, снимаемой с выходов дешифратора 1, что позвол ет однозначно отличать трехуровневые состо ни .After the unspecified signal appears in the controlled sequence, each symbol of the input controlled sequence is assigned two bits of binary information taken from the outputs of the decoder 1, which makes it possible to unambiguously distinguish three levels.

Claims

1. A SIGNATURE ANALYZER containing a encoder, the input of which is the information input of the analyzer, a trigger, a signature driver, the outputs of which are connected to the inputs of the display unit, and an OR element, characterized in that, in order to increase the analyzer performance, an EXCLUSIVE element is inserted into it. OR and AND element, the first input of which is connected to the first input of the OR element and the output of the EXCLUSIVE OR element, the first and second inputs of which are connected to the corresponding outputs of the encoder and the first and second information inputs by the signature driver, the sync input of which is connected to the second input of the And element and is the sync input of the analyzer, the output of the And element is connected to the trigger sync input, the information input of which is connected to the unit potential bus, and the output is connected to the second input of the OR element, the output of which is connected to the control input of the driver signatures.

Figure 1

2. The analyzer in π. 1, characterized in that the signature generator comprises a sixteen-bit register, a sixteen-bit switch and two adders modulo two, the register outputs being the outputs of the signature generator The nth output of the register (K = 1.14) is connected to the (K + 1) -th input the first group and the (K- | -2) -th input of the second group of information inputs of the switch, the group of outputs of which is connected to the group of information inputs of the register, the sync input of which is the sync input of the signature generator, the first input of the first group of information inputs of the comm the ator is connected to the second input of the second group of information inputs of the switch and connected to the output of the first adder modulo two, the first four inputs of the first and second adders modulo two are connected to the outputs of the seventh, ninth, twelfth, sixteenth and sixth, eighth, eleventh and fifteenth bits of the register, the fifth inputs of the first and second adders modulo two are respectively the first and second information inputs of the signature generator, the control input of which is connected to the control an input switch, a first input of the second group of information inputs of which is connected to the output of the second adder of modulo two.