SU1177930A1

SU1177930A1 - Phase-lock loop

Info

Publication number: SU1177930A1
Application number: SU843721802A
Authority: SU
Inventors: Yurij V Dvinyanin; Vladimir A Zgura; Boris G Shadrin; Isaak I Shterenberg
Original assignee: Yurij V Dvinyanin; Vladimir A Zgura; Boris G Shadrin; Shterenberg Isaak
Priority date: 1984-04-05
Filing date: 1984-04-05
Publication date: 1985-09-07

Description

Изобретение относится к электросвязи и может использоваться для выделения тактовой частоты из принимаемого сигнала,The invention relates to telecommunications and can be used to extract the clock frequency from the received signal,

Цель изобретения — повышение точности синхронизации и уменьшение времени фазирования.The purpose of the invention is to improve the accuracy of synchronization and reduce the time of phasing.

На чертеже представлена структурная электрическая схема предлагаемого устройства.The drawing shows a structural electrical circuit of the proposed device.

Устройство для фазовой синхронизации содержит синхронизатор 1, элемент И 2, счетчик 3, триггер 4, задающий генератор 5, накопитель 6 отсчетов фазы, формирователь 7 синхроимпульсов, первый 8 и второй 9 дополнительные счетчики, блок 10 памяти, кодовый преобразователь 11 синхроимпульсов, блок 12 сравнения, элемент ИЛИ 13, накопитель 6 отсчетов фазы содержит сумматор 14, регистры 15!— 15ц сдвига.The device for phase synchronization contains synchronizer 1, element 2, counter 3, trigger 4, master oscillator 5, accumulator 6 phase samples, driver 7 sync pulses, first 8 and second 9 additional counters, memory block 10, code converter 11 sync pulses, block 12 comparison, the element OR 13, the drive 6 phase samples contains the adder 14, the registers 15! - 15c shift.

Устройство для фазовой синхронизации работает следующим образом.Device for phase synchronization works as follows.

Узкие импульсы синхронизатора 1, представляющие собой результаты измерения фазы принимаемых посылок сигнала, поступают на первый вход триггера 4 (КЗ-триггер). На второй вход этого триггера подаются узкие тактовые импульсы с задающего генератора 5, причем частота следования этих импульсов должна быть равна величине Ц = 2ζ,?, где 1^ — частота манипуляции принимаемого сигнала, ί — параметр, определяющий точность фазирования выходной тактовой последовательности устройства и численно равный числу дискретных временных зон анализа, на которые разбивается длительность Т одной элементарной посылки сигнала. При этом, если в течение длительности какого-либо ί-го тактового интервала частоты ίτ, равной длительности одной дискретной временной зоны анализа С — Τ/ί, с синхронизатора 1 поступит одиночный импульс, то триггер 4 установится в «единичное» состояние и на второй вход сумматора 14 (младший разрядный вход второго слагаемого) накопителя 6 отсчетов фазы будет подаваться логическая «1», что эквивалентно поступлению на второй его вход двоичного числа 1 вида 00...001 (справа младший разряд). На первые входы этого сумматора 14 с выходов соответствующих регистров 15 сдвига подается К-разрядное двоичное число в параллельном коде. С выходов сумматора 14 на сигнальные входы соответствующих регистров 15 сдвига это число поступит увеличенным на одну единицу. Каждый из регистров 15 сдвига накопителя 6 отсчетов фазы имеет число разрядов, равное числу дискретных зон анализа ί.Narrow pulses of synchronizer 1, representing the results of measuring the phase of the received signal sendings, arrive at the first input of trigger 4 (short-circuit trigger). Narrow clock pulses from master oscillator 5 are fed to the second input of this trigger, and the repetition frequency of these pulses should be equal to C = 2ζ,?, Where 1 ^ is the received signal manipulation frequency, ί is the parameter determining the phasing accuracy of the output clock sequence of the device and numerically equal to the number of discrete analysis time zones into which the duration T of one elementary signal is divided. At the same time, if during the duration of any ίth clock interval of frequency ίτ equal to the duration of one discrete analysis time zone C - Τ / ί, a single pulse will come from synchronizer 1, then trigger 4 will be set to the “single” state and the input of the adder 14 (the low-order bit input of the second term) of the drive 6 phase samples will be supplied with logical “1”, which is equivalent to receiving the binary number 1 of the form 00 ... 001 at its second input (to the right is the low-order bit). The first inputs of this adder 14 from the outputs of the respective shift registers 15 are supplied with a K-bit binary number in the parallel code. From the outputs of the adder 14 to the signal inputs of the respective shift registers 15, this number will be increased by one unit. Each of the accumulator shift registers 15 of the 6 phase samples has the number of digits equal to the number of discrete analysis zones.

Двоичное число, поступающее в ϊ-м тактовом интервале с выходов регистров 15 сдвига накопителя 6 отсчетов фазы, представляет собой результат счета импульсов синхронизатора 1 в предыдущих однотипных тактовых интервалах, т.е. импульсов, временное расположение которых соответствовало ί-й дискретной временной зоне анализа (ί = 1,2, ...,£). По окончании ί-го тактового интервала, т.е. с приходом очередного импульса с выхода задающего генератора 5, новый результат суммирования в виде двоичного числа записывается в первые ячейки регистров 15 сдвига, а все остальные двоичные числа, хранящиеся в последующих однотипных ячейках регистров сдвига и представляющие собой результаты суммирования импульсов синхронизатора 1, во времени соответствующих остальным I—1 дискретным временным зонам в предыдущих тактовых интервалах, сдвигаются на один разряд. Одновременно возвращается в исходное «нулевое» состояние триггер 4, и устройство становится подготовленным для регистрации очередного отсчета фазы принимаемого сигнала.The binary number arriving in the ϊth clock interval from the outputs of the shift register 15 of the accumulator of 6 phase samples is the result of the counting of pulses of synchronizer 1 in the previous single-type clock intervals, i.e. pulses whose temporal location corresponded to the th discrete time zone of analysis (= 1,2, ..., £). At the end of the ίth clock interval, i.e. with the arrival of the next pulse from the output of the master oscillator 5, the new summation result in the form of a binary number is written in the first cells of the shift registers 15, and all other binary numbers stored in the subsequent single-type cells of the shift registers and representing the results of the summation of synchronizer pulses 1, in time the remaining I – 1 discrete time zones in the previous clock intervals are shifted by one digit. At the same time, trigger 4 returns to the initial “zero” state, and the device becomes prepared for recording the next sample of the phase of the received signal.

Таким образом, сумматор 14 и регистры 15 сдвига накопителя 6 отсчетов фазы обеспечивают суммирование и запоминание результатов суммирования измеренных значений отсчетов фазы принимаемого сигнала, во времени соответствующих выбранным дискретным временным зонам, на которые разбивается длительность элементарной посылки сигнала.Thus, the adder 14 and the registers 15 of the shift of the drive 6 phase samples provide the summation and memorization of the results of the summation of the measured values of the samples of the phase of the received signal, in time corresponding to the selected discrete time zones, which are divided into the duration of the elementary signal.

Текущие результаты суммирования импульсов синхронизатора 1 одновременно подаются на цифровой блок 12 сравнения, где производится их непрерывное сравнение с двоичным пороговым числом ш, поступающим с выходов кодового преобразователя 11. При этом, если в каком-либо тактовом интервале результат суммирования измеренных значений отсчетов фазы принимаемого сигнала достигает порогового числа т, то на выходе блока 12 сравнения сформируется импульс синхронизации, который, поступая на первый вход формирователя 7 синхроимпульсов, произведет его фазирование. Формирователь 7 синхроимпульсов может быть выполнен, например, на основе последовательно соединенных счетчика и дешифратора, один из выходов которого может являться выходом устройства, при этом коэффициент счета счетчика должен быть равен величине I, а фазирование такого формирователя синхроимпульсов может производиться путем установки в «нуль» счетчика импульсом синхронизации с выхода блока 12 сравнения. Импульс синхронизации одновременно поступает на первый вход элемента ИЛИ 13 и обеспечивает установку в «нуль» счетчика 3, а также «обнуление»,всех ячеек регистров 15 сдвига накопителя 6 отсчетов фазы. После этого, т.е. с приходом последующего тактового импульса с задающего генератора 5 на объединенные тактовые входы регистров 15 сдвига, цикл поиска временного положения истинных значений от1177930The current results of the summation of synchronizer pulses 1 are simultaneously fed to the digital comparison unit 12, where they are continuously compared with the binary threshold number w received from the outputs of the code converter 11. At the same time, if at any time interval the result of summing up the measured values of the samples of the received signal phase reaches the threshold number m, then at the output of the comparator unit 12 a synchronization pulse will be generated, which, acting on the first input of the synchronization driver 7, will produce its fa zing The shaper 7 clock pulses can be performed, for example, on the basis of serially connected counter and decoder, one of the outputs of which can be the output of the device, the counter counting factor should be equal to I, and the phasing of such a clock shaper can be done by setting to zero counter pulse synchronization with the output of block 12 comparison. The synchronization pulse simultaneously arrives at the first input of the OR 13 element and ensures that the counter 3, as well as the “zeroing”, of all cells of the shift register 15 of the accumulator 6 of the phase counts, is set to zero. After that, i.e. with the arrival of the subsequent clock pulse from the master oscillator 5 to the combined clock inputs of the shift registers 15, the search cycle for the temporary position of true values from 1177930

4four

счетов фазы принимаемого сигнала повторяется.accounts phase of the received signal is repeated.

Если в течение следования п импульсов синхронизатора 1, подсчет которых производится счетчиком 3 с емкостью, равной п,ни один из результатов суммирования с выхода сумматора 14 накопителя 6 отсчетов фазы не достигнет порогового числа т, то на выходе счетчика 3 е приходом η-го импульса синхронизатора 1 сформируется импульс, который обеспечивает «обнуление» регистров сдвига накопителя 6 отсчетов фазы и установку в «нуль» самого счетчика 3 отсчетов фазы. С приходом (п + 1)-го импульса с синхронизатора 1 счетчик 3 начинает счет заново, а фаза выходного сигнала не меняется.If during the following n pulses of synchronizer 1, which are counted by counter 3 with a capacity equal to n, none of the results of summation from the output of the adder 14 of the accumulator 6 phase samples reaches the threshold number m, then at the output of the counter 3 e the arrival of the η-th pulse synchronizer 1, a pulse will be generated that ensures the “resetting” of the shift registers of the drive of 6 phase samples and setting the counter of 3 phase samples to zero. With the arrival of the (n + 1) th pulse from the synchronizer 1, the counter 3 starts counting anew, and the phase of the output signal does not change.

Таким образом, коррекция фазы выходного сигнала производится только в том случае, когда в процессе не более η измерений фазы принимаемого сигнала ш измерений совпадут с выбранной точностью с истинными значениями фазы этого сигнала.Thus, the correction of the phase of the output signal is performed only when in the process no more than η measurements of the phase of the received signal ω measurements coincide with the selected accuracy with the true values of the phase of this signal.

Для того, чтобы при значительных искажениях принимаемого сигнала или при «обрывах» канала связи обеспечить заданные требования к помехоустойчивости устройства, а при улучшении условий связи увеличить быстродействие (уменьшить время фазирования) устройства, формирование пороговых чисел т! производится адаптивно, в зависимости от искажений принимаемого сигнала по принципу: чем хуже условия связи, тем большим должно быть пороговое число т;.In order for significant distortions of the received signal or for “breaks” of the communication channel to ensure the specified requirements for the noise immunity of the device, and for improved communication conditions, to increase the speed (reduce the phasing time) of the device, the formation of threshold numbers t! is made adaptively, depending on the distortion of the received signal according to the principle: the worse the conditions of communication, the greater the threshold number m ;.

Формирование пороговых чисел производится следующим образом.The formation of threshold numbers is as follows.

С второго выхода формирователя 7 синхроимпульсов на второй вход элемента И 2 подается последовательность импульсов, частота следования которых равна частоте следования выходных тактовых импульсов с первого выхода этого формирователя, а длительность £_мкаждого из этих импульсов составляет 20—30% от длительности Т элементарной посылки, т.е. £и= 0,2—0,3 Т, причем временное расположение импульсов соответствует средней части неискаженных принимаемых посылок сигнала. (Формирование такой последовательности импульсов в формирователе 7 синхроимпульсов можно обеспечить, например, путем объединения соответствующих выходов дешифратора, подключенного к .выходу счетчика, на элементе ИЛИ). При этом на выход элемента И 2 будут приходить те импульсы синхронизатора 1, которые во времени будут совпадать со сравнительно широкими импульсами (зонами анализа) формирователя 7 синхроимпульсов.From the second output of the driver 7 sync pulses to the second input of the element I 2, a sequence of pulses is fed, the repetition rate of which is equal to the repetition frequency of the output clock pulses from the first output of this driver, and the duration £ _{m of} each of these pulses is 20-30% those. £ u = 0.2—0.3 T, and the temporal arrangement of the pulses corresponds to the middle part of the undistorted received signal packages. (The formation of such a sequence of pulses in the driver 7 clock pulses can be achieved, for example, by combining the corresponding outputs of the decoder connected to the output of the counter on the OR element). In this case, the pulses of the synchronizer 1, which in time will coincide with the relatively wide pulses (analysis zones) of the driver 7 sync pulses, will come to the output of the element 2.

Таким образом, если условия связи хорошие, т.е. временные (телеграфные) искажения принимаемых посылок сигнала малы, то .импульсы синхронизатора 1 во времени будут группироваться около истинных значений фазы принимаемого сигнала и на выходе элемента И 2 импульсы появляться не будут. По мере ухудшения условий связи воз^ растают временные искажения принимаемых посылок сигнала, соответственно и увеличивается разброс (дисперсия) измеренных значений фазы относительно их истинных значений и на выход элемента И 2 будет проходить тем больше импульсов в течение заданного промежутка времени, чем хуже условия связи. Подсчет импульсов с выхода элемента И 2 производится вторым дополнительным счетчиком 9, а требуемый интервал времени анализа, в течение которого производится подсчет этих импульсов, задается первым дополнительным счетчиком 8, на тактовый вход которого подаются импульсы с второго выхода формирователя 7 синхроимпульсов. По окончании счета Ь тактовых импульсов на выходе первого дополнительного счетчика 8 формируется импульс, с помощью которого в блок 10 памяти вместо хранившегося в нем двоичного числа, записанного с выхода второго дополнительного счетчика 9 в предыдущем этапе анализа, записывается новое число, а дополнительные счетчики 8 и 9 сбрасываются в «нуль» и процесс анализа качества принимаемого сигнала повторяется.Thus, if the communication conditions are good, i.e. the time (telegraph) distortions of the received signal are small, then the synchronizer 1 pulses in time will be grouped around the true values of the phase of the received signal and the output of the And 2 element will not appear. As the communication conditions deteriorate, temporal distortions of received signals are increased, respectively, the dispersion of the measured phase values relative to their true values increases and the output of the And 2 element passes through more pulses during a given period of time, the worse the connection conditions. The counting of the pulses from the output of the AND 2 element is performed by the second additional counter 9, and the required analysis time interval during which these pulses are counted is set by the first additional counter 8, to the clock input of which pulses are fed from the second output of the driver 7 sync pulses. At the end of the counting of the L clock pulses, a pulse is formed at the output of the first additional counter 8, with which, in memory 10, instead of the binary number stored in it recorded from the output of the second additional counter 9 in the previous analysis stage, the new number is written, and additional counters 8 and 9 are reset to “zero” and the process of analyzing the quality of the received signal is repeated.

Кодовый преобразователь 11 в зависимости от того, какое из значений принимает двоичное число на выходе блока 10 памяти, обеспечивает формирование одного из г пороговых чисел по принципу: чем больше зафиксировано импульсов вторым дополнительным счетчиком 9 в течение счета Ь тактовых интервалов первым дополнительным счетчиком 8, тем большее формируется пороговое число гп|. Такой алгоритм формирования пороговых чисел обеспечивает с одной стороны любую требуемую помехоустойчивость устройства при действии сильных помех на входе приемного устройства, либо при «обрыве» канала связи, поскольку чем выше значение порогового числа т;, тем меньше вероятность ложного фазирования. Кроме того, когда условия связи улучшаются или канал связи восстанавливается, уменьшение значения порогового числа ш; обеспечивает более высокое быстродействие устройства (уменьшение времени фазирования), что в конечном счете приводит к повышению достоверности регистрации принимаемых посылок в последующем регенерирующем устройстве.The code converter 11, depending on which of the values it takes on the binary number at the output of memory block 10, ensures the formation of one of the r threshold numbers according to the principle: the more pulses are recorded by the second additional counter 9 during the counting of L clock intervals by the first additional counter 8, the a larger formed threshold number rn |. Such an algorithm for generating threshold numbers, on the one hand, ensures any required noise immunity of the device under the action of strong interference at the input of the receiving device, or when the communication channel is “broken”, since the higher the threshold number m, the lower the probability of false phasing. In addition, when the conditions of communication are improved or the communication channel is restored, a decrease in the threshold number w; provides a higher device speed (reducing the phasing time), which ultimately leads to an increase in the reliability of registration of received parcels in the subsequent regenerating device.

Число градаций г пороговых чисел и их значений т;, емкость первого дополнительного счетчика 8 (соответственно и емкость второго дополнительного счетчика 9) должны выбираться в зависимости от используемого канала связи и структуры принимаемого сигнала (частоты чередований противоположных посылок сигнала), а так1177930The number of gradations g of the threshold numbers and their values m ;, the capacity of the first additional counter 8 (respectively, and the capacity of the second additional counter 9) should be chosen depending on the communication channel used and the structure of the received signal (frequency of alternations of opposite signal counts), as well as 1177930

же в соответствии с требованиями, предъявляемыми к системе тактовой синхронизации в части помехоустойчивости и быстродействия.in accordance with the requirements for the clock synchronization system in terms of noise immunity and speed.

Таким образом, предлагаемое устройство для фазовой синхронизации обеспечивает малое время формирования и высокую точность фазирования.Thus, the proposed device for phase synchronization provides a short formation time and high phasing accuracy.

Claims

1. A DEVICE FOR PHASE SYNCHRONIZATION containing a master oscillator, a phase reading accumulator and a synchronizer, the output of which is connected to the first inputs of the AND element and the counter, to the second input of which the output of the OR element is connected, characterized in that, in order to improve synchronization accuracy and reduce time phasing, a trigger, two additional counters, a clock pulse shaper, the first input of which and the first input of the OR element are connected to the output of the comparison unit, are entered into the first and second inputs of which are connected enes respectively outputs the code converter and the drive phase samples to a first input of which is connected an output of the OR to a second input of a counter whose output is connected, wherein the synchronizer output is connected to the first input flip-flop to whose second input.

and the output of the master oscillator is connected to the second inputs of the phase sampling accumulator and the sync pulse shaper, and the trigger output is connected to the third input of the phase count accumulator, the first sync pulse shaper output is the device output, and the second sync pulse shaper output is connected to the second input of the And input and the first An additional counter, the output of which is connected to the control input of the second additional counter and the clock input of the memory block, to the corresponding inputs of which connected to outputs of the second additional counter to the clock input of which is connected an output of AND, and the outputs of the storage unit are connected to respective inputs of the code converter.

2. Device by π. 1, characterized in that the accumulator of phase readings contains the adder and η shift registers, the outputs of which are connected to the first inputs of the adder, the outputs of which are connected to the signal inputs of the corresponding shift registers and are outputs of the accumulator of phase readings, the first input of which are the combined control inputs of the shift registers, clock inputs of which are combined and are the second input of the accumulator of phase readings, the third input of which is the second input of the adder.

58

1177930

one

1177930

2