SU1176382A1 - Буферное запоминающее устройство - Google Patents

Abstract

БУФЕРНОЕ ЗАПОМИНАЩЕЕ УСТРОЙСТВО , содержащее блок пам ти, информационные входы и выходы которого  вл ютс  соответственно информационными входами и выходами устройства, адресные входы первой и второй группы блока пам ти соединены соответственно с выходами счетчика адреса записи и счетчика адреса чтени , первый вход управлени  блока пам ти подключен к счетному входу счетчика адреса записи, входу пр мого счета реверсивного счетчика и  вл етс  первым входом управлени  устройства, второй вход управлени  блока пам ти соединен с счетным входом счетчика адреса чтени  и входом обратного счета реверсивного счетчика, выходь которого подключе1а1 к входам первого злемента ИЛИ, а вход начальной установки соединен с соответствующими входами счетчика адреса записи, счетчика адреса чтени  и  вл етс  входом начальной установки устройства, о т л и чающее с.  тем, что, с целью расширени  области применени  устройства путем обеспечени  работы в режиме с предварительным накоплением блока Данных, в него введены первый и второй коммутаторы, второй злемент ИЛИ, триггер и элемент И,-причем соответствующие входы первого коммутатора подключены к выходам счетчика адреса чтени  и выходу первого злемента ИЛИ, а выход первого коммутатора соединен с R-входом триггера, Б-ВХОД которого  вл етс  вторым вхо (Л дом управлени  устройства, вход наС чальной установки соединен с соответствующим входом устройства, а выход подключен к первому входу злемента И и  вл етс  вторым выходом управлени  устройства, второй вход элемента И  вл етс  третьим входом управлений устройства, а выход соединен со вторым входом управлени  блока пам ти, входы второго коммутатора подключены к выходам реверсивного счетчика, а выходы соединены с входами второго злемента ИЛИ, выход которого  вл етс  первым выходом управлени  устройства .

Description

Изобретение отчоситс  к запоминаю щим устройствам и может быть использовано в качестве буферного запоминающего устройства систем обработки информации. Цель изобретени  - расширение области применени  устройства путем обеспечени  работы в режиме обмена с предварительным накоплением блока данных. i На чертеже представлена схема буферного запоминающего устройства. Устройство содержит блок 1 пам ти с информационными входами 2 и выходами 3, счетчик 4 адреса записи, счетчик 5 адреса чтени , реверсивный счетчик 6, первый вход 7 управлени , первый элемент ИЛИ 8, первый коммута тор 9, второй коммутатор 10, второй элемент ИЛИ 11, триггер 12, элемент И 13, второй 14 и первый 15 выходы управлени , второй 16 и третий 17 входы управлени , группу элементов И-ИЛИ 18, накопитель 19, вход 20 начальной установки. Перед началом работы сигналом по входу 20 начальной установки счетчик 4 адреса записи, счетчик 5 адреса чтени , реверсивный счетчик 6 и триггер 12 устанавливаютс  в нулевые состо ни . Дл  организации обмена ин формацией между источником и приемни ком в режиме с предварительным накоп лением блока данных коммутаторы 9 и 10 устанавливаютс  в положени , соот ветствующие требуемой величине блока обмена, а именно: при блоке обмена равном 2 единиц информации (где К 1 ... п., h- разр дность счетчиков 4-6), коммутатор 9 устанавливаетс  в положен-ие, при котором к R-входу триггера 12 подключаетс  выход К-раз р да счетчика 5 адреса чтени , а коммутатор 10 при этом устанавливает с  в положение, при котором на входы элемента ИЛИ 11 подключаютс  выходы К, , ..., П-разр дов реверсивного счетчика 6. При выполнении операции записи на информационные входы 2 уст ройства подаетс  информаци , подлежа ща  записи, в сопровождении ихчпульса записи на первом входе управлени  7 устройства. Сигнал на первом входе управлени  7 устройства, воздейству  на первые входы элементов И-И.ПИ 18 и вход управлени  накопител  19, обеспечивает подключение к адресным . входам накопител  19 выходных сигналов счетчика 4 адреса записи и запись по этому адресу данных с входных информационных шин 2 устройства. По заднему фронту сигнала на первом входе 7 управлени  устройства производитс  модификаци  содержимого счетчика 4 адреса записи и реверсивного счетчика 6, т.е. к их содержимому добавл етс  единица. Запись последуюирих информационных посьшок осуществл етс  аналогично. По. накоплению в буферном запоминающем устройстве требуемого блока обмена на выходе элемента ИЛИ 11, т.е. на первом выходе уцравлени  15 устройства по вл етс  высокий уровень сигнала, свидетельствующий о том, что устройство готово к выполнению операции чтени  данных. При необходимости получени  блока данных, приемник информации посылает сигнал на второй вход 16 управлени  устройства, который устанавливает триггер 12 в единичное состо ние. При этом на втором выходе 14 управлени  устройства по вл етс  высокий уровень сигнала, свидетельствующий о том, что устройство выполн ет операцию чтени  блока данных. Следует отметить , что в это врем  устройство способно удовлетвор ть и запросы на запись данных.. При вьтолнении операции чтени  блока данных, т.е. после того как триггер 12 устанавливаетс  в единичное состо ние, он разрешает прохождение на выход элемента И 13 сигналов с третьего входа 17 управлени  устройства, частота которых определ етс  требуемой скоростью чтени  данньпс. Каждый сигнал на выходе элемента И 13, воздейству  на вторые входы элементов И-ИЛИ 18, обеспечивает подключение к адресным входам накопител  19 выходных сигналов счетчика 5 адреса чтени . Осуществл етс  чтение данных из накопител  19 по адресу , сформированному счетчиком 5 адреса чтени  на выходные информационные шины 3 устройства. Задним фронтом сигнала на выходе элемента И 13 осуществл етс  модификаци  содержимого счетчика 5 адреса чтени  (добавл етс  единица) и реверсивного счетчика 6 (вычитаетс  единица). Операци  чтени  данных повтор етс  до тех пор, пока HP сосчитаетс  весь блок данных,т.е. 2 единиц информации, после чего задним фронтом сигнала кг Р-входе триг311 гера 12 последний устанавливаетс  в нулевое состо ние. При этом на втором выходе 14 управлени  устройства по вл етс  низкий уровень сигнала, свидетельствующий о том, что блок данных был вьщан приемнику информации. Следует отметить, что дл  нормальной работы устройства сигналы записи на первом входе 7 управлени  устройства и сигналы на третьем входе 17 управлени  устройства должны быть разнесены во времени. Предлагаемое буферное запоминающее устройство обеспечивает и другие 24 рсжим1 обмена данршми между источником и приемником информации. Так например , при установке коммутатора 9 в положение, при котором Р-вход триггера 12 подключаетс  к выходу элемента ИЛИ 8, устройство также осуществл ет обмен блоками данных. Однако объем блоков информации не посто нньпЧ , как в первом случае, так как считывание данных начинаетс  при накоплении 2 единиц информации, а заканчиваетс  по опустошению буферного запоминающего устройст

Claims (1)

1. БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее блок памяти, информационные входы и выходы которого являются соответственно информационными входами и выходами устройства, адресные входы первой и второй группы блока памяти соединены соответственно с выходами счетчика адреса записи и счетчика адреса чтения, первый вход управления блока памяти подключен к счетному входу счетчика адреса записи, входу прямого счета реверсивного счетчика и является первым входом управления устройства, второй вход управления блока памяти соединен с счетным входом счетчика адреса чтения и входом обратного счета реверсивного счетчика, выходы которого подключены к входам первого элемента ИЛИ, а вход начальной установки соединен с соответствующими входами счетчика адреса записи, счетчика адреса чтения и является входом начальной установки устройства, отличающееся тем, что, с целью расширения области применения устройства путем обеспечения работы в режиме с предварительным накоплением блока Данных, в него введены первый и второй коммутаторы, второй элемент ИЛИ, триггер и элемент И, причем соответствующие входы первого коммутатора подключены к выходам счетчика адреса чтения и выходу первого элемента ИЛИ, а выход первого коммутатора соединен с R-входом триггера, 5”вход которого является вторым входом управления устройства, вход начальной установки соединен с соответствующим входом устройства, а выход подключен к первому входу элемента И и является вторым выходом управления устройства, второй вход элемента И является третьим входом управления устройства, а выход соединен со вторым входом управления блока памяти, входы второго коммутатора подключены к выходам реверсивного счетчика, а выходы соединены с входами второго элемента ИЛИ, выход которого является первым выходом управления устройства.