SU1135004A1 - Frequency multiplier - Google Patents
Frequency multiplier Download PDFInfo
- Publication number
- SU1135004A1 SU1135004A1 SU833647439A SU3647439A SU1135004A1 SU 1135004 A1 SU1135004 A1 SU 1135004A1 SU 833647439 A SU833647439 A SU 833647439A SU 3647439 A SU3647439 A SU 3647439A SU 1135004 A1 SU1135004 A1 SU 1135004A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- inputs
- control unit
- memory
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
1. УМНОЖИТЕЛЬ ЧАСТОТЫ содержащий блок управлени , вход которого соединен с входом устройства, генератор опорной частоты, выход которого подключен к счетному входу первого счетчика импульсов и первому входу делител частоты, второй вход которого соединен с первым выходом блока управлени , а Ш1псод - со счетным входом второго счетчика импульсов , установочный вход которого подключен к выходу Сброс блока управлени , регистр, информационные входы которого соединены с соответствующими информационными выходами второго счетчика импульсов, блок элементов И, группа первых входов которого подключена к информационным выходам регистра , а выходы - к информационн1Ф1 входам первого счетчика импульсов, выход которого подключен к выходу умножител частоты и к управл ющему входу блока элементов И, представл ющему собой объединенные вторые входы элементов И, отличающийс тем, что, с целью повышени точности умножени путем исключени пульсахщй выходного сигнала, в него введены первый и второй дешифраторы, входы которых соединены с соответствующими информационными выходами второго (Л счетчика импульсов, первого дешифратора подключен к первому входу блока пам ти, выход второго дешифратора подключен к второму входу блока пам ти, третий вход которого соединен с выходом Сброс блока управлени , четвертый вход блежа пам ти соединен с выходом Перепись блока уп:о сд равлени , причем выход блоке пам ти подключен к управл ющему входу регистра ..1. A MULTIPLIER OF FREQUENCY containing a control unit, the input of which is connected to the device input, a reference frequency generator, the output of which is connected to the counting input of the first pulse counter and the first input of a frequency divider, the second input of which is connected to the first output of the control unit, and Sh1psod with a counting input the second pulse counter, the setup input of which is connected to the Reset output of the control unit, the register, the information inputs of which are connected to the corresponding information outputs of the second pulse counter And, the block of elements And, the group of the first inputs of which is connected to the information outputs of the register, and the outputs to the informational1 inputs of the first pulse counter, the output of which is connected to the output of the frequency multiplier and to the control input of the block of elements And representing the combined second inputs of the elements And , characterized in that, in order to increase the multiplication accuracy by excluding the pulse output signal, the first and second decoders are entered into it, the inputs of which are connected to the corresponding information output and the second (L pulse counter, the first decoder is connected to the first input of the memory unit, the output of the second decoder is connected to the second input of the memory unit, the third input of which is connected to the Reset output of the control unit, the fourth input of the memory memory is connected to the output about the output, and the output of the memory unit is connected to the control input of the register ..
Description
2. Умножитель поп, 1, отличающийс тем, что блок пам ти .содержит элемент ИЛИ, триггер и элемент И, причем счетный вход триггера вп етс первым входом блока пам ти , первый и второй входы элемента ИЛИ - соответственно его вторым2. A multiplier pop, 1, characterized in that the memory block contains an OR element, a trigger and an AND element, the counting trigger input entering the first input of the memory block, the first and second inputs of the OR element - respectively its second
и третьим входами, установочный вход триггера соединен с выходом элемента ИЛИ, первый вход элемента И соединен с выходом триггера, второй вход вл етс четвертым входом , а выход - входом блока пам ти.and the third inputs, the setup input of the trigger is connected to the output of the element OR, the first input of the element AND is connected to the output of the trigger, the second input is the fourth input, and the output is the input of the memory block.
Изобретение относитс к измерительной технике и автоматике и может быть использовано дл повышени быстродействи процесса преобразовани частоты при работе с низкочастотными датчиками.The invention relates to measurement technology and automation and can be used to increase the speed of the frequency conversion process when working with low frequency sensors.
Известен умножитель частоты, содержащий делитель опорной частоты с коэффициентом делени , равным коэффициенту умножени , счетчик импульсов опорной частоты, входной и выходной формирователи, запоминающий регистр и блок управлени , один из выходов которого подключен к нулевым входам всех, разр дов делител опорной частоты и запоминающего регистра нулевой выход каждого разрЗДа счетчика импульсов соединен с первым входом первого блока элементов И, второй вход которого подключен к второму выходу блока управлени , а выход к единичному входу того же разр да запоминающего регистра, причем третий выход блока управлени подключен к единичным входам всех разр дов счетчика импульсов, единичный выход каждого разр да запоминакицего регистра соединен с входом второго блока элементов И, выход которого соединен с единичным входом того же разр да счетчика импульсов опорной частоты , а второй выход - с выходной шиной выходного формировател , вход которого подключен к выходу счетчика импульсов опорной частоты tOНедостатком устройства вл етс низка помехоустойчивость.A frequency multiplier is known that contains a reference frequency divider with a division factor equal to the multiplication factor, a reference frequency pulse counter, input and output drivers, a storage register and a control unit, one of whose outputs is connected to the zero inputs of all of the reference frequency divider and storage register the zero output of each discharge voltage of the pulse counter is connected to the first input of the first block of elements And, the second input of which is connected to the second output of the control unit, and the output to the unit the input of the same bit of the memory register, the third output of the control unit is connected to the single inputs of all bits of the pulse counter, the single output of each bit of the memory register is connected to the input of the second block of elements And whose output is connected to the single input of the same bit of pulse counter the reference frequency, and the second output - with the output bus of the output driver, the input of which is connected to the output of the pulse counter of the reference frequency tO The device has a low noise immunity.
1 аиболее близким к предлагаемому вл етс умножитель частоты, содержащий генератор опорной частоты, делитель опорной частоты, счетчик мпульсов , запоминающий §ргистр, блок управлени , счетчик импульсов опорной частоты, блок пам ти с не менее чем трем состо ни ми, блок элементов И и формирователь импульсов, причем генератор опорной частоты соединен с входами делител частотьг и счетчика импульсов опорной частоты, входы разр дов запоминающего регистра подключены к счетчику, счетный вход которого соединен с выходом делител частоты, входы разр дов счетчика импульсов опорной частоты под .ключены через формирователь импульcd к выходам запоминающего регистра а вход управлени записью счетчика импульсов опорной час1оты соединен с его выходом, вход управлени записью запоминающего регистра и входы установки в исходное состо ние счетчика и делител частоты подключены к выходам блока управлени , вход которого соединен с входом умножител частоты, к которому подключен вход блока пам ти, другой вход которого соединен с выходом счетчика , выход умножител частоты, к которому подключен вход блока пам ти, другой вход которого соединен с выходом блока элементов И, перва группа входов которого подключена к выходу счетчика импульсов опорной частоты, а втора - к выходу устройства пам ти с трем состо ни ми, счетный вход триггера через блок элементов И соединен с входом блока пам ти и с одним из выходов триггера, второй выход которого вл етс выходом блока пам ти, счетный вход триггера блока пам ти подключен к выходу другого триггера блока пам ти, а выходы установки в нулевое состо ние триггеров блока пам ти соединены с входом блока пам ти .2.1 The closest to the present invention is a frequency multiplier comprising a reference frequency generator, a reference frequency divider, an impulse counter, a memory register, a control unit, a reference frequency impulse counter, a memory unit with at least three states, a block of elements AND pulse generator, the reference frequency generator is connected to the inputs of the frequency divider and the reference frequency pulse counter, the inputs of the memory register are connected to a counter, the counting input of which is connected to the output of the frequency divider The inputs of the bits of the pulse counter of the reference frequency are connected to the memory register through the shaper pulse d and the write pulse count control input of the reference frequency is connected to its output, the memory register write control input and the set reset inputs of the meter and frequency divider are connected to the outputs the control unit, the input of which is connected to the input of the frequency multiplier, to which the input of the memory unit is connected, another input of which is connected to the output of the counter, the output of the frequency multiplier, to the cat The input of the memory unit is connected, the other input of which is connected to the output of the AND element block, the first group of inputs of which is connected to the output of the pulse counter of the reference frequency, and the second to the output of the memory device with three states, the counting input of the trigger through the AND block connected to the input of the memory unit and with one of the trigger outputs, the second output of which is the output of the memory block, the counting input of the trigger of the memory block is connected to the output of the other trigger of the memory block, and the outputs of the zero setting of the block triggers am ti connected to the input memory unit .2.
Данный умножитель частоты невозожно использовать при построении нформационно-измерительных систем случа х действи помех на входе ибо в случа х, когда исследуемые s роцессы характеризуютс высокой диамичностью . При этих услови х налюдаетс пульсирующий выходной сигнал , т.е. паузы (которые могут быть остаточно большими) чередуютс с 10 ачками импульсов, генерируемых умножителем , что значительно затрудн ет реализацию операции кодировани и, следовательно, получени инормации о ходе процесса. Таким обра-15 зом, недостатком данного умножител вл етс низка точность умножени , обусловленна пульсирующим характером выходного сигнала как в случае наложени на контролируемую последо- 20 вательность шумового сигнала, так и в случае контрол быстро протекающих процессов.This frequency multiplier cannot be used in the construction of information-measuring systems in cases of interference at the input because in cases where the processes under study are characterized by high diamness. Under these conditions, a pulsating output signal is observed, i.e. The pauses (which may be sufficiently large) alternate with 10 pulses of pulses generated by the multiplier, which makes it difficult to implement the encoding operation and, consequently, to obtain information about the progress of the process. Thus, the disadvantage of this multiplier is the low multiplication accuracy, due to the pulsating nature of the output signal, both in the case of imposition on a controlled sequence of noise signal, and in the case of control of fast-flowing processes.
Цель изобретени - повышение точности умножени путем исключени 25 пульсаций выходного сигнала. .The purpose of the invention is to increase the multiplication accuracy by eliminating 25 output ripple. .
Поставленна цель достигаетс тем, что в умножитель частоты, содержащий блок управлени , вход которого соединен с входом устройства, генератор зо опорной частоты, выход которого подключен к счетному входу первого счетчика импульсов и первому входу делител частоты, второй вход которого соединен с первым выходом блока уп- , равлени , а выход - со счетным входом второго счетчика импульсов, установочный вход которого подключен к выходу Сброс блока управлени , регистр , информационные входы которого соединены с соответствующими информационными выходами второго счетчика импульсов, блок элементов И, группа первых входов которого подключена к информационным выходам регистра,j а выходы - к информационным входам первого счетчика импульсов, выход которого подключен к выходу умножител частоты и к управл ющему входу блока элементов И, представл ющему JQ собой объединенные вторые входы элементов И, введены первый и второй дешифраторы, входы которых соединены с соответствуюш;ими информационными выходами второго счетчика импульсов, jj выход первого дешифратора подключен к первому входу блока пам ти, выход второго дешифратора подключен к второму входу блока пам ти, третий вход которого соединен с выходом Сброс блока управлени , четвертый вход блока пам ти соединен с выходом Перезапись блока управлени , причем выход блока пам ти подключен к управл ющему входу регистра.The goal is achieved by the fact that a frequency multiplier containing a control unit, the input of which is connected to the device input, a frequency reference generator, the output of which is connected to the counting input of the first pulse counter and the first input of the frequency divider, the second input of which is connected to the first output of the control unit -, and, and the output - with the counting input of the second pulse counter, the setup input of which is connected to the Reset output of the control unit, the register, the information inputs of which are connected to the corresponding information the outputs of the second pulse counter, the block of elements And, the group of first inputs of which is connected to the information outputs of the register, j and the outputs of the information inputs of the first pulse counter, the output of which is connected to the output of the frequency multiplier and to the control input of the block of elements And representing JQ are the combined second inputs of the elements And, entered the first and second decoders, the inputs of which are connected with the corresponding; the information outputs of the second pulse counter, jj the output of the first decoder is connected to the first the memory input, the output of the second decoder is connected to the second input of the memory, the third input of which is connected to the output Reset of the control unit, the fourth input of the memory unit is connected to the output Overwriting the control unit, and the output of the memory block is connected to the control input of the memory .
При этом блок пам ти содержит элемент ИЛИ, триггер и элемент И, причем счетный вход триггера вл етс первым входом блока пам ти, первый. и второй входы элемента ИЛИ - соответственно его вторым и третьим входами , установочный вход триггера соединен с выходом элемента ИЛИ, первый вход элемента И соединен с выходом триггера, второй вход вл етс четвертым входом, а выход - выходом блока пам ти.In this case, the memory block contains an OR element, a trigger, and an AND element, and the counting trigger input is the first input of the memory block, the first one. and the second inputs of the OR element, respectively, by its second and third inputs, the setup input of the trigger is connected to the output of the OR element, the first input of the AND element is connected to the trigger output, the second input is the fourth input, and the output of the memory block.
На чертеже представлена структурна схема предлагаемого умножител частоты.The drawing shows a structural diagram of the proposed frequency multiplier.
Умножитель частоты содержит блок 1 управлени , первый счетчик 2 импульсов , делитель 3 частоты, генератор , 4 опорной частоты, регистр 5, первый дешифратор 6, второй дешифратор 7, блок 8 элементов И, блок 9 пам ти , второй счетчик 10 импульсов. Вход блока 1 управлени соединен с входом умножител частоты, генератор 4 соединен с первым входом делител 3 и счетным входом счетчика 2, второй вход делител 3 соединен с блоком 1 управлени , счетный вход второго счетчика 10 соединен с выходом делител 3, установочный вход которого подключен одновременно к выходу Сброс блока 1 управлени . Информационные входы регистра 5 соединены с информационными входами второго счетчика 10, входы блока 8 элементов И подключены к информационным выходам регистра 5, а выходы - к информационным входам первого счетчикаThe frequency multiplier contains control unit 1, first pulse counter 2, frequency divider 3, generator, 4 reference frequencies, register 5, first decoder 6, second decoder 7, AND block 8, memory block 9, second pulse counter 10. The input of the control unit 1 is connected to the input of the frequency multiplier, the generator 4 is connected to the first input of the divider 3 and the counting input of the counter 2, the second input of the divider 3 is connected to the control unit 1, the counting input of the second counter 10 is connected to the output of the divider 3, the setup input of which is connected simultaneously to exit Reset control unit 1. The information inputs of the register 5 are connected to the information inputs of the second counter 10, the inputs of the block 8 elements And connected to the information outputs of the register 5, and the outputs to the information inputs of the first counter
J2, выход которого подключен к выходу устройства и к управл ницему входу блока 8 элементов И. Входы первого и второго дешифраторов 6 и 7 соединены с соответствующими информационными вькодами второго счетчика 10, выход первого дешифратора подключен к первому входу блока 9 пам ти,J2, the output of which is connected to the output of the device and to the control input of block 8 of elements I. The inputs of the first and second decoder 6 and 7 are connected to the corresponding information codes of the second counter 10, the output of the first decoder is connected to the first input of memory block 9,
;второго - к второму его входу, третий вход блока 9 соединен с выходом Сброс, четвертый вход - с выходом Перезапись блока 1, выход блока 9 подключен к управл кщеь у входу регистра 5. Блок 9 пам ти содержит элемент ИЛИ 11, триггер 12, элемент И 13, причем первый вход элемента ИЛИ 11 подключен к второму входу блока 9 пам т% второй вход элемента ИЛИ 11 соединен с третьим входом блока 9 пам ти, счетный вход триггера 12 подключен к первому входу блока 9 па м ти, установочный вход триггера 12 соединен с выходом элемента ИЛИ 11, первый вход элемента И 13 соединен с выходом триггера 12, второй вход элемента И 13 подключен к четвертому входу блока 9 пам ти, выход элемента И 13 соединен с выходом блока 9 пам ти. Умножитель Частоты работает еледующим образом. На вход блока 1 управлени поступают импульсы умножаемой частоты, при этом на шлходах блока управлени формируютс управл ющие импульсы обеспечиваюоцие синхронизацию работы устройства. Первым импульсом обеспечиваетс перепись содержимого счетчи ка 10 в регистр 5. Данный импульс, формируемый на выходе Перепись бло ка 1 управлени , поступает на блок 9 пам ти, где проходит через открытый элемент И 13 и поступает на управл ю щий вход регистра 5. Содержимое счет чика, определ емое выражением . где fд - частота следовани импульсов опорного генератора; М - коэффициент делени делител 3 частоты, переписываетс в регистр 5. На счетный вход счетчика 2 поступают импуль сы опорной частоты f с генератора опорной частоты. Счетчик 2 суммирует поступающие импульсы. В момент переполнени на его выходе формируетс импульс, который поступает на выход умножител частоты, а также обеспечи вает перепись содержимого регистра 5 через блок 8 элементов И в счетчик в дополнительном коде. Счетчик 2 вновь начинает сумьофовать импульсы с выхода генератора опорной частоты и в момент переполнени счетчика вновь на его выходе формируетс импульс . С учетом того, что где индекс вверху соответствует + суммирующему счетчику и - вычитающему; NX -дополнительный код N, частота выходного сигнала записываетс в . После формировани сигнала Перепись блок 1 управлени с задержкой на период формирует сигналы Сброс, обеспечивающий установку в нулевое состо ние счетчика 10 и делител 3. Кроме того, импульс сброса с выхода блока 1 управлени поступает в блок 9 пам ти, где проходит через элемент ИЛИ 11 и устанавливает в нулевое состо ние триггер 12. Затем импульсы опорной частоты с выхода делител 3 частоты начинают поступать на вход счетчика 10, т.е. производитс кодирование очередного периода Т входного сигнала. Формируемый в счетчике 10 код контролируетс дешифраторами 6 и 7, причем дешифратор 6 настроен и выдел ет код, соответствующий минимальному периоду Т. входного сигнала, а дешифратор 7 - код, соответствую1ций максимальному периоду Т входного сигнала . Значени периодов и Т определ ют границь рабочего диапазона В .,,(/Т.) дл данного умножител . При работе умножител частоты с реальными входными сигналами возможны случаи, когда Т.Т. и Т,.Т. В первом случае устройство работает следующим образом. Код, формируемьй в счетчике 10, не достигает к моменту окончани Ki ( значени , контролируемого дешифратором 6, и на выходе дешифратора И1в1ульс не формируетс . Импульс же переписи, поступающий в блок 9 пам ти, на выход элемента И 13 не проходит, так как элемент И 13 закрыт сигналом нулевого уровн с выхода триггера 12. Таким образом, содержимое счетчика 10 в регистр не переписываетс , и умножитель продолжает отрабатывать код предыдущего периода, т.е. пульсации не возникает. В случае, ,,,, дешифратор 6 срабатывает и формирует импульс, который устанавливает триггер 12 блока управлени в единич ное состо ние. Триггер открывает эле мент И 13. Импульс Перепись проходит в этом случае через открытый элемент И 13 и поступает на управл ю щий вход регистра 5, обеспечива перепись содержимого счетчика в регистр . Если T,i Т„«, , то последовательJHo срабатывают оба дешифратора 6 и 7, причем сигнал с первого устанавливает триггер 12 в единичное со сто ние, со второго - в нулевое. Элемент И 13 закрыт. Теперь импульс Перепись также не проходит через элемент И 13, и содержимое регистра не измен етс . Умножитель продолжает генерирование импульсов с частотой, соответствующей коду предьщущего периода. Таким образом, предлагаемый умножитель частоты, в. отличие от прототипа , генерирует выходную последовательность импульсов посто нно без пауз, что повышает его помехоустойчивость , так как кратковременные импульсные помехи не нарушают работу , умножител .the second to its second input, the third input of block 9 is connected to the Reset output, the fourth input to the output of Overwriting block 1, the output of block 9 is connected to the controller at the input of register 5. Memory block 9 contains the element OR 11, trigger 12, element I 13, the first input of the element OR 11 is connected to the second input of the block 9 memory% the second input of the element OR 11 is connected to the third input of the memory block 9, the counting input of the trigger 12 is connected to the first input of the 9-m block, the setting input of the trigger 12 is connected to the output of the element OR 11, the first input of the element And 13 is connected to the output ode trigger 12, the second input element And 13 is connected to the fourth input of the memory block 9, the output of the element And 13 is connected to the output of the memory block 9. Frequency multiplier works in the following way. The input of the control unit 1 receives multiplied frequency pulses, while the control pulses are generated on the control unit slots ensuring synchronization of the device operation. The first impulse provides for the census of the contents of the counter 10 to the register 5. This impulse generated at the output The rewrite of the control unit 1 enters the memory block 9, where it passes through the open element 13 and enters the control input of the register 5. Contents Chica, defined by the expression. where fd is the pulse frequency of the reference generator; M is the division factor of the divider frequency 3, is rewritten into register 5. The counting input of the counter 2 receives pulses of the reference frequency f from the reference frequency generator. Counter 2 summarizes the incoming pulses. At the moment of overflow, an impulse is formed at its output, which is fed to the output of the frequency multiplier, and also ensures that the contents of register 5 are overwritten through block 8 of the elements AND into the counter in the additional code. Counter 2 again starts to pulse the pulses from the output of the reference frequency generator and at the moment of overflow of the counter again a pulse is formed at its output. Taking into account that where the index at the top corresponds to + summing counter and - to subtractive; NX is an optional N code, the output frequency is written to. After the signal is generated, the Overwrite control unit 1 with a delay for a period generates a Reset signal, ensuring that the counter 10 and the divider 3 are set to the zero state. In addition, a reset pulse from the output of the control unit 1 enters the memory block 9, where it passes through the OR 11 element and sets the trigger state to zero. Then the reference frequency pulses from the output of the divider 3 frequencies begin to flow to the input of the counter 10, i.e. the next period T of the input signal is encoded. The code generated in the counter 10 is controlled by the decoders 6 and 7, the decoder 6 being configured and extracting the code corresponding to the minimum period T of the input signal, and the decoder 7 the code corresponding to the maximum period T of the input signal. The values of the periods and T determine the boundaries of the working range B., (/ T.) For a given multiplier. When operating a frequency multiplier with real input signals, there may be cases when TT and T, .T. In the first case, the device operates as follows. The code generated in counter 10 does not reach Ki at the time of termination (the value controlled by decoder 6 and is not generated at the output of I1v1ulse decoder. The census pulse entering block 9 of memory does not pass to output element I13, because And 13 is closed with a zero-level signal from the output of trigger 12. Thus, the contents of counter 10 are not overwritten in the register, and the multiplier continues to work out the code of the previous period, i.e., a ripple does not occur. In the case, ,,, the decoder 6 operates and generates impulse that set the trigger 12 of the control unit into a single state. The trigger opens element AND 13. Pulse The census passes in this case through the open element AND 13 and enters the control input of register 5, providing a copy of the counter contents into the register. If T, i T „“, then the successor JHo both decoder 6 and 7 are triggered, the signal from the first sets trigger 12 to the unit state, from the second to zero. And element 13 is closed. Now the census pulse also does not pass through AND 13, and the contents of the register remain unchanged. The multiplier continues to generate pulses with a frequency corresponding to the code of the previous period. Thus, the proposed frequency multiplier, in. Unlike the prototype, it generates an output sequence of pulses continuously without pauses, which increases its noise immunity, since short-term pulsed interferences do not interfere with the operation, the multiplier.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833647439A SU1135004A1 (en) | 1983-06-24 | 1983-06-24 | Frequency multiplier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833647439A SU1135004A1 (en) | 1983-06-24 | 1983-06-24 | Frequency multiplier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1135004A1 true SU1135004A1 (en) | 1985-01-15 |
Family
ID=21083663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU833647439A SU1135004A1 (en) | 1983-06-24 | 1983-06-24 | Frequency multiplier |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1135004A1 (en) |
-
1983
- 1983-06-24 SU SU833647439A patent/SU1135004A1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1. Авторское свидетельство СССР 357668, кл. Н 03 К 5/01, 1971. 2. Авторское свидетельство СССР № 907781, кл. Н 03 К 5/00, 1979 (прототип). * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU1135004A1 (en) | Frequency multiplier | |
| SU1420648A1 (en) | Shaper of pulse trains | |
| SU499673A1 (en) | Pulse Frequency Multiplier | |
| SU970670A1 (en) | Pulse duration discriminator | |
| SU1256182A1 (en) | Pulse repetition frequency multiplier | |
| SU474805A1 (en) | Frequency multiplier | |
| SU1123032A1 (en) | Unit-counting square-law function generator | |
| SU1086419A1 (en) | Function generator | |
| SU888335A1 (en) | Digital filter | |
| SU758490A1 (en) | Functional frequency generator | |
| SU1053250A1 (en) | Digital electric drive | |
| SU1376083A1 (en) | Random event flow generator | |
| SU684561A1 (en) | Functional voltage generator | |
| SU1105913A1 (en) | Device for calculating partial derivative | |
| SU1156006A1 (en) | Device for programmed control | |
| SU1167608A1 (en) | Device for multiplying frequency by code | |
| SU1370643A2 (en) | Time scale correction device | |
| SU1037251A1 (en) | Operation sequence control device | |
| SU259492A1 (en) | DIGITAL LINEAR INTERPOLATOR | |
| SU1062686A1 (en) | Device for determining maximal number | |
| SU741474A2 (en) | Controllable frequency divider | |
| SU1163334A1 (en) | Device for calculating ratio of time intervals | |
| SU417896A1 (en) | ||
| SU1072044A1 (en) | Calculating device | |
| SU430372A1 (en) | DEVICE FORMATION OF TEMPORAL SEQUENCE OF PULSES |