Изобретение относитс к цифровой вычислительной технике и может быть использовано в составе управл ющих, контрольно-измерительньй: и информационных систем. Известен квадратор, содержащий генератор тактовых импульсов, первый и второй счетчики, первый и второй элементы И и триггер, управл емый де литель частоты lj . Недостатки этого квадратора состо в сложности схемы, обусловле1{ной наличием в ее составе управл емого делител частоты и реверсивного счетчи ка, а, главное, невозможности возводить в квадрат непосредственно числоимпульсную входную величину, кото-рую дл этого необходимо предварительно преобразовывать в двоичный позиционный код, что требует, дрполнительных аппаратурных средств и до полнительного времени. Наиболее близким техническим реше нием к изобретению вл етс квадратор , содержащий счетчик, группу элементов И, сзгмматор, элемент задержки элемент И, триггер, выход которого соединен с первым входом элемента И, выход которого вл етс выходом результата квадратора и соединен с вхо дом переноса младшего разр да сумматора , информационные входы которого со второго поМ-й соединены соответственно с выходами элементов И группы , первые входы которых соединены с разр дными выходами счетчика, тактовый вход которого соединен с информа ционным входом квадратора, первым входом триггера и через элемент задержки соединен с вторыми входами элементов И группы 2J. Недостатком известного квадратора вл етс его сложность. В этом квадраторе в счетчике после -го входног импульса формируетс 2 обратный удвоенный (за счет сдвига) код этого числа переписываетс затем в сумматор, в младший разр д которог предварительна записываетс единица. Цель изобретени - упрощение квад ратора. Поставленна цель достига етс тем, что числоимпульсный квадратор, содержащий первый счетчик, первый элемент И, триггер, первый элемент задержки, причем выход триггера соединен с первым входом первого элемен та И, содержит схему сравнени . второй счетчик, второй элемент И, формирователь импульсов, второй элемент задержки, генератор импульсов, выход которого соединен с первым входом формировател импульсов, выход генератора импульсов через первый элемент задержки соединен с первым входом второго элемента И, а через второй элемент задержки - с вторым входом первого элемента И, выход которого соединен с счетным входом второго счетчика, вход сброса которого соединен с первым входом триггера , выходом схемы сравнени и счетным входом первого счетчика, разр дные выходы которого соединены с первой группой информационных входов схемы сравнени , управл ниций вход которой соединен с выходом второго элемента И, второй вход которого соединен с выходом младшего разр да второго счетчика, остальные разр дные выходы которого соединены с второй группой информационных входов схемы сравнени , второй вход триггере соединен с выходом формировател импульсов , второй вЗсод которого соеди-l нен с информационным входом квадратора , выход первого элемента И соединен с выходом квадратора. I На чертеже представлена блок-схема предлагаемого числоимпульсного квадратора . Квадратор содержит генератор 1 Импульсов, формирователь 2 импульсов, элемент И 3, триггер 4, счетчик 5, счетчик 6, элемент И 7, схему 8 сравнени , элементы 9 и 10 задержки. Формирователь 2 -импульсов формирует импульс на выходе при приходе на его первый вход тактового импульса с периодом Т с генератора 1, при условии, что на его втором входе до этого момента был информационный импульс . Элемент 10 задержки задерживает импульсы на врем Cj , а эле . .V мент 9 задержки на ,ч Величина с выбираетс дбстаточной дл срабатывани триггера 4 и закрывани (открывани ) элемента Н 3, величина 2 достаточной дл срабатывйни счетчика 6 и элемента И 7, а величина Т - 2 должна быть достаточной дл срабатывани схемы 8 сравнени и триггера 4. Квадратор работает следующим образом . В исходном состо нии триггер А, счетчики 5 и 6 установлены в нуль, таким образом, элементы И 3 и 7 закр ты по второму входу, и импульсы с выходов генератора 1 через них не проход т.. Пусть на вход квадратора, т.е. на второй вход формировател 2 импульсов , в произвольный момент времени поступает первый входной импульс. Очередной импульс с выхода генератор 1 сформирует импульс на выходе формировател 2, перевод тем. самым три гер 4 в единичное состо ние и, следовательно , открыва первый элемент ИЗ. Спуст врем С, будет сформирован импульс на выходе элемента 10 задержки; этот импульс пройдет через открытый элемент И 3 на выход устрой ства и, кроме того, запишет единицу в первый разр д второго счетчика 6, в результате чего элемент И 7 откроетс . Через врем (-2 формируетс импульс на выходе элемента 9 задержки Этот импульс, проход через открытый элемент И 7, поступает на вход схемы 8 сравнени , и, поскольку на первую и вторую группы информационных йходов этой схемы поданы со счетчиков 5 6 одинаковые (нулевые) кодовые комбинации, импульс проходит на выход схемы 8 сравнени , возвраща триггер 4 и второй счетчик 6 в нулевое состо ние а в первый счетчик 5 добавл единицу. Элементы И 3 и 7 сиова закрыты. Таким образом, на выход квадратора поступил один импульс (поскольку 1 1), и квадратор возвратилс в исходное состо ние с тем отличием, что теперь на счетчике 5 зафиксирова на единица. При обработке второго входного импульса квадратора первые импульсы с первого и второго элементов задерж ки 9 и 10 выполн ют в точности те же действи , что и при обработке первого , однако первый импульс с эле- мента И 7 на выход схемы 8 сравнени не проходит, так как кодовые комбинации, поступаюпще на группы информационных входов схемы сравнени с выходов счетчиков 5 и 6,- различны . Элемент И 3 остаетс открытым , так что импульсы с выхода элемента 10 задержки будут поступать на счетчик 6 до тех пор, пока не окажутс вьтолненными одновременно два услови : 1.Кодовые комбинации, поступающие со счетчиков 5 и 6 на схему сравнени 8, одинаковы. 2.В младшем разр де счетчика 6 записана единица (т.е. в счетчике 6 содержитс нечетное число вида 2 --1). Как только - после 1 -го импульса с элемента И 3 - оба эти услови будут выполнены, импульс с выхода элемента 9 задержки, пройд через элемент И 7 и схему 8 сравнени , вьшолнит следующие действи : установку в нуль триггера 4 и второго счет чика 6 и добавление единицы в первый счетчик 5. Тем самым квадратор возвращаетс в исходное состо ние с одним -отличием: на счетчике 5 зафиксировано теперь число 2 (число входных импульсов ) . При обработке второго входного импульса услови 1 и 2 будут вьтолнены после третьего импульса с выхода элемента И 3, т.е. на выход устройства Поступ т еще три импульса , что вместе с предыдущим выходным .импульсом обеспечивает равенство 2 4. Каждый -и входной импульс обрабатываетс устройством аналогично, причем вьтолнение условий 1 и 2 достигаетс при этом после 2,-1 импульсов с выхода элемента И 3, вл ющегос выходом квадратора. Затем схема возвращаетс в исходное состо ние с тек отличием, что на счетчике 5 зафиксирована теперь входна величина 1 в двоичном параллельном коде . Введение второго счетчика, схемы сравнени , элемента Н, формировател импульсов упрощает устройство, число J обработанных входных импульсов и, величина - перва разность выходного сигнала (приближенно - его производна ) - формируетс в пр мом коде, что облегчает использование этих величин в контрольно-измерительных , управл кнцих и вычислительных системах.The invention relates to digital computing and can be used as part of control, measurement and: information systems. A known quadrant containing a clock pulse generator, the first and second counters, the first and second elements And, and the trigger controlled by the frequency divider lj. The disadvantages of this quadrant are in the complexity of the circuit, due to the presence in its composition of a controlled frequency divider and reversible counter, and, most importantly, the inability to square directly the number-pulse input value, which for this purpose must be converted into a binary positional code, which requires additional hardware and additional time. The closest technical solution to the invention is a quad, containing a counter, a group of elements And, a sigmmator, a delay element, an element, a trigger, the output of which is connected to the first input of an element And, the output of which is the output of the quad result and the discharge of the adder, the information inputs of which from the second controller are connected respectively to the outputs of the elements AND of the group, the first inputs of which are connected to the discharge outputs of the counter, the clock input of which is connected to the information the first input of the quad, the first input of the trigger and through the delay element is connected to the second inputs of the AND elements of the 2J group. The disadvantage of the known quad is its complexity. In this quad, in the counter after the input pulse, the 2nd reverse doubled (due to the shift) code of this number is then rewritten into an adder, the unit of which is pre-recorded in the low-order bit. The purpose of the invention is to simplify the quadrant. The goal is achieved by the fact that the digital pulse quadrtor containing the first counter, the first element I, the trigger, the first element of the delay, the trigger output being connected to the first input of the first element I, contains a comparison circuit. the second counter, the second element And, the pulse shaper, the second delay element, a pulse generator, the output of which is connected to the first input of the pulse shaper, the output of the pulse generator through the first delay element connected to the first input of the second element And, and through the second delay element to the second input The first element And, the output of which is connected to the counting input of the second counter, the reset input of which is connected to the first trigger input, the output of the comparison circuit and the counting input of the first counter, the bit outputs of which It is connected to the first group of information inputs of the comparison circuit, the control input of which is connected to the output of the second element I, the second input of which is connected to the low-voltage output of the second counter, the remaining bit outputs of which are connected to the second group of information inputs of the comparison circuit, the second input trigger connected to the output of the pulse former, the second vSod of which is connected to the information input of the quad, the output of the first element I is connected to the output of the quad. I The drawing shows a block diagram of the proposed number-pulse quad. The quadrator contains 1 Pulse generator, 2 pulse generator, And 3 element, trigger 4, counter 5, counter 6, And 7 element, comparison circuit 8, delay elements 9 and 10. The shaper of 2 pulses generates a pulse at the output when a clock pulse with a period T from generator 1 arrives at its first input, provided that at its second input up to this point there was an information pulse. The delay element 10 delays the pulses by a time Cj, and ale. .V ment 9 delay per hour The value of c is chosen to be sufficient for triggering trigger 4 and closing (opening) of element H 3, the value 2 is sufficient for triggering counter 6 and element 7, and the value T - 2 should be sufficient for triggering comparison circuit 8 and trigger 4. Quad works as follows. In the initial state, trigger A, counters 5 and 6 are set to zero, so the elements 3 and 7 are closed at the second input, and the pulses from the outputs of generator 1 do not pass through them. Let the input to the quadrator, i.e. . the second input of the imaging unit 2 pulses, at an arbitrary point in time, the first input pulse arrives. The next impulse from the output of the generator 1 will form a pulse at the output of the former 2, the translation of the topics. most three ger 4 in a single state and, therefore, opening the first element IZ. After time C, a pulse will be generated at the output of the delay element 10; this pulse will pass through the open element I 3 to the output of the device and, in addition, record one in the first discharge of the second counter 6, as a result of which the element 7 will open. After a time (-2 a pulse is formed at the output of delay element 9) This pulse, the passage through the open element 7, is fed to the input of the comparison circuit 8, and since the first and second groups of information inputs of this circuit are fed from the counters 5 to 6 the same (zero) code combinations, the pulse passes to the output of the comparison circuit 8, returning the trigger 4 and the second counter 6 to the zero state a and adding one to the first counter 5. Elements And 3 and 7 are closed, so the output of the quadr received one pulse (since 1 1), and quad It turned into the initial state with the difference that it is now fixed by one on the counter 5. When processing the second quad impulse input pulse, the first pulses from the first and second delay elements 9 and 10 perform exactly the same actions as when processing the first, However, the first impulse from the element AND 7 to the output of the comparison circuit 8 does not pass, since the code combinations that go to the groups of information inputs of the comparison circuit from the outputs of counters 5 and 6 are different. Element And 3 remains open, so that the pulses from the output of element 10 delay will flow to counter 6 until two conditions are fulfilled simultaneously: 1. The code combinations coming from counters 5 and 6 to the comparison circuit 8 are the same. 2. In the low order of counter 6, one is written (i.e., counter 6 contains an odd number of the form 2 - 1). As soon as - after the 1st pulse from the AND 3 element - both of these conditions are met, the pulse from the output of delay element 9, having passed through AND 7 and the comparison circuit 8, will perform the following actions: setting the trigger 4 to zero and the second counter 6 and adding a unit to the first counter 5. Thus, the quad returns to its original state with one difference: counter 5 now records the number 2 (the number of input pulses). When processing the second input pulse, conditions 1 and 2 will be fulfilled after the third pulse from the output of the element I 3, i.e. three more pulses are received at the device output, which together with the previous output pulse ensures equality of 2 4. Each input pulse is processed by the device in the same way, with the fulfillment of conditions 1 and 2 being reached after 2, -1 pulses from the output of the And 3 element Which is the output of the quad. The circuit then returns to its original state with the difference that the input value 1 in the binary parallel code is now fixed on the counter 5. The introduction of the second counter, the comparison circuit, the element H, the pulse driver simplifies the device, the number J of the processed input pulses and, the value — the first difference of the output signal (approximately its derivative) —is formed in the forward code, which facilitates the use of these quantities in the instrumentation , management and computing systems.