SU1129617A1 - Device for simulating extremum parts in graph - Google Patents
Device for simulating extremum parts in graph Download PDFInfo
- Publication number
- SU1129617A1 SU1129617A1 SU833581228A SU3581228A SU1129617A1 SU 1129617 A1 SU1129617 A1 SU 1129617A1 SU 833581228 A SU833581228 A SU 833581228A SU 3581228 A SU3581228 A SU 3581228A SU 1129617 A1 SU1129617 A1 SU 1129617A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- node
- branch
- model
- inputs
- elements
- Prior art date
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
УСТРОЙСТВО ДПЯ МОГ ЕЛИРОВАКИЯ ЭКСТРЕМАЛЬНЫХ ПУТЕЙ НА ГРАЛЕ, содержащее блок из пмоделей ветвей по числу ветвей моделируемого графа, кажда из которых включает задатчики адресов начального и конечного узлов, содержащие регистр адреса и схему сравнени , перзую группу из m элементов И (где т- число разр дов кода адреса узла) и первый триггер , блок формировани топологии, содержащий элемент И, элемент ИЛИ, группу из п элементов И и узел выделени 1 старшего разр да кода адреса ветви; генератор импульсов, выход которого подключен к первому входу элемента И блока формировани топологии, выход элемента И блока формировани топологии соединен с первыми входами элементов И группы блока формировани топологии, вторые входы которых подключены .к соответствующим выходам узла выделени 1 старщего разр да кода адреса ветви блока формировани топологии, входы узла выделени 1 старшего разр да кода адреса ветви блока формировани топологии соединены с одноименными входами элемента ИЛИ блока формировани топологии и выходами соответствующих моделей ветвей, в каждой модели ветви выход регистра адг pecai задатчика адреса начального узла соединен с.первым входом схемы сравнени задатчкка адреса начального узла, второй вход которой соединен с выходами элементов И первой группы каждой модели ветви, первые .входы которых соединены с выходами регистра адреса и первыми входами . схемы сравнени задатчика адреса конечного узла соответствующей модели ветви, выход каждой схемы сравнени задатчика адреса конечного узла соединен с единичным входом первого триггера соответствующей модели (Л |ветви, отличающеес тем, что, с целью повышени быстрсВДейст- ВИЯ и распгарени функциональных возможностей за счет обеспечени определени максимального пути в графе, в уст эойство дополнительно введены блок управлени , содержащий узел вьзделени 1 старшего разр да кода to адреса ветви графа., узел выделени со 1 старшего разр да кода режима О) работы устройства, группу из п элементов И, два элемента ИЛИ и два элемента И, блок и q, моделей узлов по числу узлов моделируемого графа, кажда из которых содержит регистр кода адреса узла, регистр длины пути, три схемы сравнени , первую группу из (П элементов И, вторую группу из 5 элементов И (где s- число разр дов кода длины пути), триггер , два элемента И, сумматор и счетчик ветвей, в каждую модель дополнительно введены регистр длины ветви, втора группа из f элеTHE DEVICE OF THE DPJ MOG ELECTRIC EXTREME WAYS ON THE GRALE, containing a block of branch models by the number of branches of the simulated graph, each of which includes the starting and ending node address controllers, containing the address register and the comparison circuit, the Perzyu group of m elements I (where m is the number of The address of the node address code) and the first trigger, the topology shaping unit containing the AND element, the OR element, the group of n AND elements, and the allocation node 1 of the highest bit of the branch address code; pulse generator, the output of which is connected to the first input of the topology formation element AND block, the output of the topology formation element AND block is connected to the first inputs of the topology formation block elements AND group, the second inputs of which are connected to the corresponding outputs of the allocation node 1 of the high bit of the address code of the block branch forming the topology, the inputs of the allocation node 1 of the highest bit of the address code of the branch of the topology shaping unit are connected to the same inputs of the OR element of the topology shaping unit and in with the moves of the corresponding branch models, in each branch model, the output of the register of the starting node address master pecai is connected to the first input of the comparison circuit of the starting node of the address, the second input of which is connected to the outputs of the AND elements of the first group of each branch model, the first inputs of which are connected to the outputs address register and first inputs. Comparison of the end node address setting device of the corresponding branch model, the output of each comparison circuit of the end node address setting device is connected to the single input of the first trigger of the corresponding model (L | branch, characterized in that, in order to increase speed and functionality, by defining the maximum path in the graph, the control unit is additionally introduced into the device; it contains the node of the high-order allocation section 1 to the address of the branch of the graph., the allocation node from the high-order 1 bit of mode code O) device operation, a group of n elements AND, two OR elements and two AND elements, a block and q, node models by the number of nodes of the simulated graph, each of which contains a node address code register, a path length register, three circuits comparison, the first group of (N elements And, the second group of 5 elements And (where s is the number of bits of the path length code), the trigger, two elements And, the adder and the counter of branches, in each model the branch length register is added, the second group from f ele
Description
ментов И (где р- число разр дов кода длины ветви), треть групла из tn элементов И, элемент ИЛИ и второй триггер, причем первый вход узла вьщелени 1 старшего разр да кода режима работы устройства блока управлени соединен с выходом элемента ИЛИ блока формировани топологии, второй и третий входы узла выделени 1 старшего разр да кода режима работы устройства блока управлени соединены с выходами соответственно первого и второго элементов ИЛИ блока управлени , первьш выход узла вьщелени 1 старшего разр да кода режима работы устройства блока управлени соединен с вторым входом элемента И блока формировани топологии , второй и третий выходы узла вьщелени 1 старшего разр да кода режима работы устройства блока управ лени подключены к первым входам, соответственно первого и второго элементов И блока управлени , вторые входы которых соединены с вьрсодом .генератора импульсов, выход первого элемента И блока управлени соединен с первыми входами элементов И группы блока управлени , вторые входы которых подключены к соответствующим выходам узла вьщелени 1 старшего разр да кода адреса ветви графа блока управлени , входы узла вьщелени 1 старшего разр да кода адреса ветви графа блока управлени объединены с соответствующими входами первого элемента ИЛИ блока управлени и подключены к единичным выходам пер вых триггеров соответствующих моделей ветвей, выходы элементов И группы блока управлени соединены с ну левыми входами первых триггеров, первыми входами элементов Р1ПИ и пер выми входами элементов И второй и третьей групп соответствующих моделей ветвей, вторые входы элементов И первой группы каждой модели ветви соединены с выходом элемента ИЛИ модели ветви, вторые входы элементо И второй группы каждой модели ветви соединены с выходами регистра длины ветви модели ветви, вторые входы элементов И третьей группы каждой модели ветви соединены с выходами регистра адреса задатчика адреса на чального узла модели ветви, выход схемы сравнени задатчика адреса на чального узла каждой модели ветви соединен с единичным входом второго 17 регистра модели ветви, единичный выход которого вл етс выходом модели ветви, нулевой вход второго триггера каждой модели ветви соединен с вторым входом элемента ИЛИ модели ветви и подключен к выходу соответствзющего элемента И группы блока формировани топологии, выходы регистра кода адреса узла каждой модели узла соединены с первыми входами первой и второй схем сравнени и с первыми входами элементов И первой группы.модели узла, выходы элементов И первой группы каждой модели узла подключены к вторым входам схем сравнени задатчиков адресов конечных узлов каждой модели ветви, вторые входы первой схемы сравнени каждой модели узла соединены с выходами элементов И первой группы каждой модели ветви, вторые входы второй схемы сравнени каждой модели узла подключены к выходам элементов И третьей группы каждой модели ветви, выход первой схемы сравнени каждой модели узла соединен с входом счетчика ветвей и первым входом первого элемента И модели узла, второй вход которого подключен . к выходу третьейсхемы сравнени модели узла, а выход - к управл ющему входу регистра длины пути модели узла , выход второй схемы сравнени каждой модели узла соединен с первыми входами элементов И второй группы модели узла, вторые входы которых подключены к выходам регистра длины пути модели узла и первым входам третьей схемы сравнени модели узла, а выходы - к первым входам сумматора модели узла, вторые входы сумматоров каждой модели узла соединены с выходами элементов И второй группы каждой модели ветви, выходы сумматора каждой модели узла соеди .нены с информационными входами регистра длины пути модели узла и вторыми входами третьей схемы сравнени модели узла, выход счетчика вет-. вей каждой модели узла соединен с единичным входом триггера модели узла, нулевой вход которого подключен к вторым входам элементов И первой группы модели узла и выходу второго элемента И модели узла, единичный выход триггера каждой модели узла соединен с первым входом второго элемента И модели узла и подключен к соответствующему входу второго элемента ИЛИ блока управлени , а вторые входы вторых элементов И всех моделей узлов обьединены и подключены к выходу второго элемента И блока управлени .cops AND (where p is the number of bits of the branch length code), a third group of tn elements AND, the OR element and the second trigger, the first input of the node 1 of the highest bit of the operating mode code of the control unit device is connected to the output of the OR element of the topology shaping unit , the second and third inputs of the allocation node 1 of the highest bit of the operating mode code of the device of the control unit are connected to the outputs of the first and second elements of the OR control unit, respectively; the first output of the node of the 1st section of the high bit of the device mode code of the device The control unit is connected to the second input of the topology formation element AND block, the second and third outputs of the high-order end 1 section of the operating unit code of the control block device are connected to the first inputs of the first and second elements of the control block, respectively, the second inputs of which are connected to the transceiver. pulse generator, the output of the first element And the control unit is connected to the first inputs of the elements And groups of the control unit, the second inputs of which are connected to the corresponding outputs of the node 1 of the most significant bit to and the addresses of the branch of the control unit graph, the inputs of the node 1 of the highest bit of the address code code branch of the control unit are combined with the corresponding inputs of the first OR element of the control unit and connected to the single outputs of the first triggers of the corresponding branch models, the outputs of the AND control unit group are connected to the left inputs of the first triggers, the first inputs of the R1PI elements and the first inputs of the AND elements of the second and third groups of the corresponding branch models, the second inputs of the AND elements of the first group of each Spruce branches are connected to the output of the OR branch model, the second inputs of the elements of the second group of each branch model are connected to the outputs of the branch length register register of the branch model, the second inputs of elements of the third group of each branch model are connected to the outputs of the address register of the master of the branch model node, the output of the reference address setting comparison circuit of the initial node of each branch model is connected to the single input of the second 17 registers of the branch model, the single output of which is the output of the branch model, the zero input of the second trigger k Each branch model is connected to the second input of the element OR branch model and connected to the output of the corresponding element AND group of the topology shaping unit; the outputs of the node address code register of each node model are connected to the first inputs of the first and second comparison circuits and the first inputs of the AND elements of the first group. the node outputs of the elements AND of the first group of each model of the node are connected to the second inputs of the comparison circuits of the addresses of the end nodes of each model of the branch; the second inputs of the first comparison circuit of each model of the node are connected With the outputs of elements AND of the first group of each branch model, the second inputs of the second comparison circuit of each node model are connected to the outputs of the elements AND of the third group of each branch model, the output of the first comparison circuit of each node model is connected to the input of the branch counter and the first input of the first element AND node model, whose second input is connected. to the output of the third model comparison circuit of the node, and the output to the control input of the path length register register of the node model, the output of the second comparison circuit of each node model is connected to the first inputs of elements AND of the second group of the node model, the second inputs of which are connected to the outputs of the path length register of the node model and the first inputs of the third node model comparison circuit, and the outputs to the first inputs of the node model adder, the second inputs of the adders of each node model are connected to the outputs of the elements And the second group of each branch model, the outputs of the adder of each model the node is connected to the information inputs of the path length register of the node model and the second inputs of the third node model comparison circuit, the output of the counter is. Wei of each node model is connected to a single input of the node model trigger, the zero input of which is connected to the second inputs of the AND elements of the first group of the node model and the output of the second element AND the node model, the single trigger output of each node model is connected to the first input of the second node AND node model and connected to the corresponding input of the second element OR of the control unit, and the second inputs of the second elements AND of all models of the nodes are connected and connected to the output of the second element AND of the control unit.
Изобретение относитс к вычислительной технике, в частности к устройствам дл моделировани экстремальных путей на графе при решении задач оптимизации.The invention relates to computing, in particular, devices for modeling extreme paths on a graph in solving optimization problems.
Известно устройство дл моделировани кратчайших путей на графе, содержащее блок автоматического формировани топологии, блок управлени , к первому входу которого подключен выход генератора, модели ветвей , включающие дни задатчика адресов узлов, формирователь временных интервалов, схему индикации, две схемы совпадени , схему разделени и триггер блокировки, причем первый выход блока управлени соединен с блоком автоматического формировани топологии и задатчиков адресов узлов , второй выход подключен к схеме индикации моделей ветви, а третий выход - к формирователю временных интервалов моделей, один выход блока автоматического формировани топологии соединен с формировател ми временных интервалов и с вторым входом блока управлений, а другой его выход подключен к третьему входу блока управлени , входы формирователей временных интервалов моделей соединены с выходами задатчиков адресов узлов и триггера блокировки, а их выходы подключены к схемам индика-. ции, триггеру блокировки и четвертому входу блока управлени , входы первой и второй схем совпадени моделей ветвей подключены соответственно к выходам первого и второго задатчиков адресов и выходу триггера блокировки этих моделей, а выходы схем совпадени через схему разделени каждой; модели подключены соответственно к выходам первого и второго задатчиков адреса и выходу триггера блокировки этих моделей, а выходы схем совпадени через схему разделени каждой модели подключены к входA device for simulating the shortest paths on a graph contains a block for automatically generating a topology, a control block with a generator output, branch models including node address setting days, a time interval generator, a display circuit, two coincidence circuits, a separation circuit, and a trigger. blocking, the first output of the control unit is connected to the unit of automatic formation of the topology and setting addresses of nodes, the second output is connected to the display model of branch models and the third output is connected to the time interval former, one output of the automatic topology generation unit is connected to the time interval former and to the second input of the control unit, and the other output is connected to the third input of the control unit, the time slot former inputs are connected to the unit outputs addresses of nodes and trigger blocking, and their outputs are connected to the indication circuit. the blocking trigger and the fourth input of the control unit, the inputs of the first and second branch model matching circuits are connected respectively to the outputs of the first and second address setters and the output of the blocking trigger of these models, and the outputs of the matching circuits through each partition; the models are connected respectively to the outputs of the first and second address setting devices and the output of the blocking trigger of these models, and the outputs of the matching circuits through the separation circuit of each model are connected to the input
блока автоматического формировани и к п тому входу блока управлени CV.an automatic generation unit and to the fifth input of a CV control unit.
Однако данное устройство имеет низкое быстродействие за счет последовательной организации задани адресов при формировании топологии и за счет моделировани длины ветвей временными интервалами. При этом минимальное число импульсов, необходим 1х дл моделировани одного адреса,равно максимальномучислу узлов графа, который может быть смонтирован на данном устройстве, а чиспб импульсов моделировани длины ветвей зависит от ее длины и в худшем случае равно максимальной емкости счетчика формировани временного интервала модели ветви.However, this device has a low speed due to the sequential organization of addressing when forming the topology and by modeling the length of the branches in time intervals. The minimum number of pulses required is 1x to simulate a single address, equal to the maximum number of graph nodes that can be mounted on this device, and the number of impulses to simulate the length of branches depends on its length and, in the worst case, equal to the maximum capacity of the branch model time counter.
I Наиболее близким к предотагаемому вл етс устройство дл моделировани кратчайших путей на графах, содержащее блок из п моделей ветвей по числу ветвей моделируемого графа, кажда из которых состоит из задатчиков адресов начального и конечного узлов графа, формировател временных интервалов, элемента И и триггера, блок формировани топологии, содержащий первый и второй элемент И, элемент ИЛИ и элемент НЕ, генератор, импульсов, первый и второй выходы которого подключены к первому входу первого элемента И блока формировани топологии и первому входу второго элемента И блока формировани топологии, вьрсод элемента ИЛИ блока формировани топологии подключен к второму входу первого элемента И блока формировани топологии, через элемент НЕ - к второму входу второго элемента И блока формировани топологии, выход второго элемента И блока формировани топологии соединен с информационными входами фор шрователей рременных интервалов каждой модели ветви, выходы моделей ветвей подключены к соответствующимI The closest to the predictable one is a device for simulating the shortest paths on graphs, containing a block of n models of branches according to the number of branches of the simulated graph, each of which consists of address setters of the starting and ending nodes of the graph, time interval generator, the And element and the trigger, block forming a topology containing the first and second element AND, the element OR and the element NOT, the generator, pulses, the first and second outputs of which are connected to the first input of the first element AND block forming the topology and the first input of the second element And the topology shaping unit, the element ID or the topology shaping unit is connected to the second input of the first element And the topology shaping unit, through the NOT element to the second input of the second element And the topology shaping unit, the output of the second element And the topology shaping unit is connected to informational the inputs of the forerunners of time intervals of each model of the branch, the outputs of the models of the branches are connected to the corresponding
входам элемента ИЛИ блока формировани топологии. В блок формировани топологии введены также группа из h элементов И (где п - число моделей ветвей) и узел выделени 1 старшего разр да кода адреса ветви графа, а в модели ветвей - группы из m элементов И (где т- число разр дов кода адреса узлов графа), npiiieM каждьм задатчик адреса начального и конечного узлов графа каждой модели ветви содержит регистр адреса и схе|му сравнени , первые входы схем сравнени , вл ющиес входами задатчиков адресов узлов графа, объединены и подключены к выходам элементов И групп каждой модели ветви, вторые входы схем сравнени задатчиков адресов начальных узлов графа соединены с выходами регистров адреса начальных узлов графа, а выходами - с управл ющими входами формирователей временных интервалов, вторые входы схем сравнени задатчиков адресов конечных узлов грдфа подключены к выходам регистров адресов конечньк узлов графа и первым входам элементо И групп соответствующей модели ветви выходы схем сравнени задатчиков адресов конечных узлов графы каждой модели ветви соединены с входами триггеров, выходы которых подключены к первым входам элементов И соответствующей модели ветви, вторые входы которых соединены с выходами формирователей временных интервалов, а выходы - с соответствующим входом узла вьщелени 1 старшего разр да кода адреса ветви графа блока формировани топологии, объединенным с одноименным входом элемента ИЛИ блока формировани топологии, выходы узла вьщелени 1 старшего разр да кода адреса ветви графа соединены с первыми входами элементов И группы блока формировани топологии, вторы входы которых подключены к выходу первого элемента И блока формировани топологии, а выходы соединены с вторыми входами элементов И групп соответствующих моделей ветвей графа 2, Однако данное устройство имеет .низкое быстродействие за счет моде лировани длины ветвей временными интервалами, при этом число импульсов моделировани длины ветви зависит от ее длины и в худшем случаеthe inputs of the element OR block formation topology. The topology shaping unit also includes a group of h elements I (where n is the number of branch models) and a selection node 1 of the highest bit of the address code of the branch of the graph, and in the branch model, groups of m elements of the I are entered (where m is the number of bits of the address code nodes of the graph), npiiieM each master of the address of the initial and final nodes of the graph of each branch model contains the address register and the comparison scheme, the first inputs of the comparison circuits, which are the inputs of the addresses of the graph node nodes, are combined and connected to the outputs of the elements And groups of each branch model, second circuit inputs Comparison sets of addresses of initial nodes of a graph are connected to outputs of registers of addresses of starting nodes of a graph, and outputs with control inputs of timers, the second inputs of comparison schemes of addresses of end nodes of a graph are connected to outputs of registers of addresses of end nodes of a graph and the first inputs of elements And groups of the corresponding branch models outputs of comparison circuits for addressing nodes of end nodes; graphs of each branch model are connected to trigger inputs whose outputs are connected to the first inputs of elements And the corresponding model of the branch, the second inputs of which are connected to the outputs of the time interval formers, and the outputs with the corresponding input of the node 1, the highest bit of the code of the address of the branch of the graph of the topology shaping unit, combined with the same input of the element OR of the topology shaping unit, the outputs of the latch 1 the highest bit of the code of the address of a branch of the graph is connected to the first inputs of the elements AND groups of the topology shaping unit, the second inputs of which are connected to the output of the first element AND the forming unit However, this device has a low speed due to the modeling of the length of the branches in time intervals, while the number of modeling impulses of the length of the branch depends on its length and in the worst case
равно максимальной емкости счетчика формировател временного интервала модели ветви. Наличие формировател временных интервалов в модел х ветвей предполагает использование число-импульсного кода длины ветви, что ограничивает быстродействие при моделировании графа. Число импульсов .моделировани равно 2, где р - число двоичных разр дов кода длительности ветви. Таким .образом, чем больше точность моделировани (число разр дов р), тем менее быстродействующее устройство дл моделировани . Кроме того, известное устройство не позвол ет определить максимальный путь между узлами моделифуемого графа. Цель изобретени - увеличение быстродействи и расширение функциональных возможностей за счет обеспечени определени максимального пути в графе. Поставленна цель достигаетс тем, что в устройство дл моделировани экстремальных путей на графе, содержащее .блок из п моделей ветвей по-числу ветвей моделируемого графа, кажда из которых включает задатчики адресов начального и конечного узлов , содержащие регистр адреса и схему сравнени , первую г.руппу из п элементов И (где m - число разр дов кода адреса узла) и первый триггер, блок формировани топологии, содержащий элемент И, элемент РШИ, группу из п элементов И и узел вьщелени 1 старшего разр да кода адреса ветви, генератор импульсов, выход которого подключен к первому входу элемента И блока формировани топологии , выход элемента И блока формировани топологии соединен с первыми входами элементов И группы блока формировани топологии, вторые входы которых подключены к соответствующим выходам узла вьщелени 1 старшего разр да кода адреса ветви блока формировани топологии, входы узла вьщелени 1 старшего разр да кода адреса ветви блока формировани топологии Соединены с одноименными входами элемента РШИ блока формировани топологии и выходами соответствующих моделей ветвей, в каждой модели ветви выход регистра адреса задатчика адреса начального узла соединен с первым входом схемы сравнени задатчика адреса HatlanbHoro узла, второй вход которой соединен с выходами элементов И первой группы каждой модели ветви, первые входы которых соединены с выходами регистра адреса и первыми входами схемы сравнени задатчика адреса конечного узла соответствующей модели ветви выход каждой схемы сравнени задатчи ка адреса конечного узла соединен с единичным входом первого триггера соответствующей модели ветви, дополнительно введены блок управлени , содержащий узел выделени 1 старшего разр да кода адреса ветви графа , узел выделени 1 старш го разр да кода режима работы устройства , группу из п элементов И, два элемента ИЛИ и два элемента И, блок из . моделей узлов по числу узлов моделируемого графа, кажда из которых содержит регистр кода адреса узл регистр длины пути, три схемы срав ,нени , первую группу из m элементов И, вторую группу из 5 элементов И (где 5 - число разр дов кода длины пути), триггер, два элемента И, сум матор и счетчик ветвей, в каждую мо дель ветви дополнительно введены регистр длины ветви, втора группа из р элементов И (где р- число раз р дов кода длины ветви), треть группа из m элементов И, элемент ИЛИ и второй триггер, причем первый вход узла вьщелени 1 старшего разр да кода режима работы устройстг ва блока управлени соединен с выходом элемента ИЛИ блока формировани топологии, второй и третий входы узла вьщелеии 1 старшего разр да кода режима работы устройства блока управлени соединен с выходами соответственно первого и второго элементов ИЛИ блока управлени , первый выход узла вьщелени 1 старшего разр да кода режима работы устройства блока управлени соединен с вторым входом элемента И блока формировани топологии, второй и третий выходы узла выделени 1 старшего разр да кода режима работы устройства блока управлени подключены к первым входам соответственно первого и второго элементов И блока управлени , вторые входы которых соединены с выходом генератора импульсов , выход первого элемента И блока управлени соединен с первыми входами элементов И группы блока 176 управлени , вторые входы которых подключены к соответствующим выходам узла выделени 1 старшего разр да кода адреса ветви графа блока управлени , входы узла выделени 1 старшего разр да кода адреса ветви графа блока управлени объединены с соответствующими входами первого элемента ИЛИ блока управлени и подключены к единичным выходам первых триггеров соответствующих моделей ветвей, выходы элементов И группы блока управлени соединены с нулевыми входами первых триггеров, первыми входами элементов ИЛИ и первыми входами элементов И второй и третьей групп -соответствующих моделей ветвей , вторые входы элементов И первой группы каждой модели ветви соединены с выходом элемента ИЛИ модели , вторые входы элементов И второй группы каждой модели ветви соединены с выходами регистра длины ветви модели ветви, вторые входы элементов И третьей группы каждой модели ветви соединены с выходами регистра адреса задатчика .адреса начального узла модели ветви, выход схемы сравнени задатчика aflpeqa начального узла каждой модели ветви соединен с единичным входом второго триггера модели ветви, единичный выход которого вл етс выходом модели ветви, нулевой вход второго триггера каждой модели ветви соединен с вторым входом элемента ИЛИ модели Ветви и подключен к выходу соответствующего элемента И группы блока формировани топологии, выходы регистра кода адреса узла каждой модели узла соединены с первыми входами первой и второй схем сравнени и с первыми входами элементов И первой группы модели узла, выходы элементов, И первой группы каждой модели узла подключены к вторым входам схем сравнени задатчиков адреса конечных узлов каждой модели ветви , вторые входы первой схемы сравнени каждой модели узла соединены с выходами элементов И первой группы каждой модели ветви, вторые входы второй схемы сравнени каждой модели узла подключены к выходам элементов И третьей группы каждой модели ветви, выход первой схемы сравнени каждой модели узла соединен с входом счетчика ветвей и первым входом первого элемента И модели узла, второй вход которого подключей к выходу третьей схемы сравнени модели узла, а выход - к управл ющему входу регистра длины пути модели узла, выход второй схемы сравнени каждой модели узла соединен с первыми входами элементов И второй группы модели узла, вторые входы которых подключены к выходам регистра длины пути модели узла и первым входам третьей схемы сравнени модели узла; а вькоды - к первым входам сумматора модели узла, вторы входы сумматоров каждой модели узла соединены с выходами элементов И второй группы каждой модели ветви, выходы сумматора каждой модели узла соединены с информационными входами регистра длины пути модели узла и вторыми входами третьей схемы сравнени модели узла, выход счетчика ветвей каждой модели узла соединен с единичным входом триггера модели узла, нулевой вход которого подключен к вторым входам .эл ементов И пер вой группы модели узла и выходу вто рого элемента И модели узла, единичный выход триггера каждой модели узла соединен с первым входом второ го элемента И модели узла и подключей к соответствуюР5ему входу второг элемента РШИ блока управлени , а вторые -входы вторьк элементов И все моделей- узлов объединены и подключены к выходу второго элемента И блока управлени Введение блока управлени позвол ет чередовать три режима работы устройства, а именно: режим распространени волны в графе, при которо происходит поочередный опрос каждой модели ветви с передачей адреса конечного узла ветви (волновой алго ритм) 5, этот режим имеет наименьший приоритет} режим определени экстре м льного пути до узла, при котором происходит опрос модели ветви с вьщачей данных о длине ветви и адре сов начального и конечного узлов ветви, что в свою очередь приводит к выдаче экстремального рассто ни до начального узла данной ветви и разрешени записи экстремального пути в регистр длины пути конечного узла данной ветви с выходом суммато ра, в котором суммируютс экстремал ное рассто ние до узла и длина ветв исход щей из этого узла, и режим опроса моделей узлов, при котором происходит опрос той модели узла, в которой на данный момент установлена готовность передачи кода адреса этого узла дл перевода работы устройства во второй режим. Последний режим имеет высший приоритет. Узлы вьщелени 1 старшего разр да кода адреса ветви графа блока формировани топологии и блока управлени используютс дл определени очередностей опроса моделей ветвей особенно в первом и втором режимах работы устройства. Очередность необходима вследствие использовани одних и тех же линий передачи адресов и данных дл всех моделей устройства . Таким образом, задача определени экстремального пути решаетс путем опроса каждой модели ветви при волновом процессе опроса каждой модели узла, когда все ветви до данного узла пройдены (дл возбуждени тех моделей ветвей, которые вход т в данный узел), и, наконец, повторного опроса ка ;одой модели ветви, вход щей в данный узел, при определении экстремального пути. Дл графа, имеющего п ветвей и q, узлов, задача решаетс за 2 п + с тактов и не зависит от точности моделировани веса ветвей. Расширение функциональных возможностей достигаетс за смет того, что дл данного алгоритма функциодшровани устройства, т.е„ при определении пути после прохождени всех возможных путей до данного узла, можно определ ть как минимальный, тав и максимальный пути до данного узла. При этом мен етс лишь режим работы схемы сравнени на больше-меньше и первоначальна установка регистров рассто ний моделей узлов. На фиг. 1 дана функциональна схема предлагаемого устройства-, на фиг„ 2 - пример исследуемого графа на фиг. 3 - временна диаграмма работы устройства дл данного примера; на фиг. 4 - узел вьщелени 1 старшего разр да кода режима работы дл общего случа . Устройство содержит (фиг, 1) п моделей 1 ветвей, задатчики адресов начального 2 и конечного 3 узлов вершин модели ветви, регистры 4 адреса узлов, схемы 5 сравнени и первуюequal to the maximum capacity of the imager for the time interval of the branch model. The presence of a time slot generator in the branch models implies the use of a number-pulse code of the branch length, which limits the speed when simulating a graph. The number of pulses of the simulation is 2, where p is the number of binary bits of the branch length code. Thus, the greater the accuracy of the simulation (the number of bits of the p), the slower the device for modeling. In addition, the known device does not allow to determine the maximum path between the nodes of the graph being modeled. The purpose of the invention is to increase speed and enhance functionality by providing the definition of the maximum path in the graph. The goal is achieved by the fact that a device for modeling extreme paths on a graph contains a block of n models of branches by the number of branches of the simulated graph, each of which includes address and start node addresses, containing the address register and the comparison circuit, the first year. a group of n I elements (where m is the number of bits of the node address code) and the first trigger, a topology shaping unit containing the I element, the RSHI element, the group of n And elements, and the node 1 of the highest bit of the branch address code, the pulse generator The output of which is connected to the first input of the topology formation element AND block, the output of the topology formation element AND block is connected to the first inputs of the topology shaping unit group, the second inputs of which are connected to the corresponding outputs of the high-order block 1 address block, the inputs of the node 1 in the higher bit of the code of the address of the branch of the topology shaping unit are connected to the corresponding inputs of the RSH element of the topology shaping unit and the outputs of the corresponding m branch branches, in each branch model, the output of the address register of the initial address node master is connected to the first input of the node HatlanbHoro address master comparison circuit, the second input of which is connected to the outputs of elements AND of the first group of each branch model, the first inputs of which are connected to the outputs of the address register and the first inputs the comparison circuit of the end node address setter of the corresponding branch model the output of each comparison circuit of the end node address master is connected to the single input of the first trigger of the corresponding branch model , additionally introduced a control unit containing the allocation node 1 of the highest bit of the code address of a branch of the graph, the node of allocation 1 of the high bit of the mode code of the device, a group of n elements AND, two OR elements and two elements AND, a block from. node models by the number of nodes of the simulated graph, each of which contains the register of the node address code, the path length register, three comparison schemes, the first group of m AND elements, the second group of 5 AND elements (where 5 is the number of path length code bits) , trigger, two elements And, summator and counter of branches, in each model of the branch additional entered are the register of the length of the branch, the second group is from the p elements AND (where p is the number of times the code of the code of the length of the branch), the third is the group of m elements And the OR element and the second trigger, with the first input of the node of the 1st high order bit to Yes, the operation mode of the control unit's device is connected to the output of the OR element of the topology shaping unit, the second and third inputs of the node 1 of the higher bit of the operating mode code of the device of the control unit are connected to the outputs of the first and second elements of the OR block, respectively, the first output of the node of the 1st section of the senior the discharge code of the operating mode of the device of the control unit is connected to the second input of the element I of the topology shaping unit, the second and third outputs of the allocation node 1 of the higher discharge code of the operating mode of the device The properties of the control unit are connected to the first inputs of the first and second elements AND of the control unit, the second inputs of which are connected to the output of the pulse generator, the output of the first element AND of the control unit is connected to the first inputs of the AND elements of the group of the control block 176, the second inputs of which are connected to the corresponding outputs of the node allocating 1 high-order code of the address of a branch of a graph of a control unit; the inputs of the allocation node 1 high-order code of an address of a branch of a graph of a control unit are combined with the corresponding inputs of the first element OR of the control unit and connected to the unit outputs of the first triggers of the respective branch models, the outputs of the elements AND of the group of the control unit are connected to the zero inputs of the first triggers, the first inputs of the OR elements and the first inputs of the AND elements of the second and third groups of the corresponding models of the branches, the second inputs of the elements And the first group of each branch model is connected to the output of the OR element of the model, the second inputs of the elements AND the second group of each branch model are connected to the outputs of the length register register of the model TWI, second inputs of elements AND of the third group of each branch model are connected to the outputs of the master address address register of the initial node of the branch model, the output of the comparison node of the aflpeqa master of the initial node of each branch model is connected to the single input of the second trigger of the branch model, whose single output is the model output branches, the zero input of the second trigger of each model of the branch is connected to the second input of the OR element of the Branch model and connected to the output of the corresponding element AND group of the topology shaping unit, the outputs are register The node address code of each node model is connected to the first inputs of the first and second comparison circuits and to the first inputs of the elements AND of the first group of the node model, the outputs of the elements, and the first group of each node model are connected to the second inputs of the comparison circuits of the address nodes of each branch model, the second inputs of the first comparison circuit of each model of the node are connected to the outputs of the elements of the first group of each branch model, the second inputs of the second comparison scheme of each model of the node are connected to the outputs of the elements of the third group of each m put the branches, the output of the first comparison circuit of each node model is connected to the input of the branch counter and the first input of the first node AND node model, the second input of which is connected to the output of the third node model comparison circuit, and the output to the control input of the path length register of the node model, output the second comparison circuit of each node model is connected to the first inputs of the elements AND the second node model group, the second inputs of which are connected to the outputs of the path length register of the node model and the first inputs of the third node model comparison circuit; and the codes to the first inputs of the node model adder, the second inputs of the adders of each node model are connected to the outputs of elements And the second group of each branch model, the outputs of the adder of each node model are connected to the information inputs of the node model path length register, and the second inputs of the third node model comparison circuit, the output of the branch counter of each node model is connected to a single input of the node model trigger, the zero input of which is connected to the second inputs of the elements And the first group of the node model and the output of the second element AND node model, one The trigger output of each node model is connected to the first input of the second element AND the node model and connect the corresponding RS5 element of the control unit to the corresponding input, and the second inputs of the second element And all the model nodes are combined and connected to the output of the second element And the control unit control allows to alternate three modes of operation of the device, namely: the wave propagation mode in the graph, at which the sequential polling of each branch model occurs with the transfer of the address of the branch end node (wave algorithm) 5, this mode has the lowest priority} the mode of determining the extremum path to the node, at which the branch model is interrogated with extensive data on the length of the branch and the addresses of the initial and final nodes of the branch, which in turn results in an extreme distance to the initial the node of the given branch and the resolution of the recording of the extremal path into the path length register of the end node of the given branch with the output of the adder, in which the extreme distance to the node and the length of the branch outgoing from this node are summed, and the mode of polling the models of nodes It is polling the node model in which the readiness of the transmission of the address code of this node is currently established to transfer the operation of the device to the second mode. The last mode has the highest priority. The nodes of the first bit allocation of the code of the address of a branch of the graph of the topology shaping unit and the control unit are used to determine the polling order of branch models, especially in the first and second modes of operation of the device. The order is necessary due to the use of the same address and data transmission lines for all device models. Thus, the task of determining the extremal path is solved by polling each branch model during the wave process of polling each node model, when all the branches up to this node are passed (to excite those branch models that belong to this node), and, finally, re-polling ; one model of the branch included in a given node when determining the extremal path. For a graph with n branches and q, nodes, the problem is solved in 2 n + cycles and does not depend on the accuracy of modeling the weight of the branches. Expansion of functionality is achieved by estimating that, for a given algorithm, the function of device spacing, i.e., when determining the path after passing all possible paths to a given node, can be defined as the minimum, Tav, and the maximum path to this node. In this case, only the operation mode of the comparison circuit is changed by more or less and the initial setting of the registers of the distance models of the nodes. FIG. 1 is given a functional diagram of the proposed device; FIG. 2 shows an example of the graph under study in FIG. 3 is a timing diagram of the operation of the device for this example; in fig. 4 - node 1 of the higher bit of the operation mode code for the general case. The device contains (FIG. 1) n models of 1 branches, sets the addresses of the initial 2 and end 3 nodes of the vertices of the branch model, registers 4 addresses of nodes, the comparison circuit 5 and the first
9191
группу элементов И b модели ветви, первый триггер 7 модели ветви, блок 8 формировани топологии, элемент И 9, элемент ИЛИ 10 и группу из п элементов И 11 блока формировани топологии, узел 12 выделени 1 старшего разр да кода адреса ветви графа блока формировани топологии, генератор 13 импульсов, регистр 14 длины ветви модели ветви, вторую группу из р элементов И 15 модели ветви, третью группу из m элементов И 16 модели ветви, элемент ИЛИ 17 модели ветви, второй триггер 18 модели ветви, моделей 19 узлов, регистр 20 кода адреса узла модели узла, схемы 21 и 22 сравнени модели узла,, первую группу из w элементов И 23 модели узла, счетчик 24 ветвей модели узла, триггер 25 модели узла, первый и второй элементы И 26 и 27 модели узла, сумматор 28, регистр 29 длины пути модели узла, схему 30 сравнени модели узла, вторую группу из 5 элементов И 31 модели узла, узел 32 выделени 1 старшего разр да кода адреса ветви графа блока управлени , узел 33 выделени 1 старшего разр да кода режима работы блока управлени , группу элементов И 34 блока управлени , первый и второй элементы ИЛИ 35 и 36 блока управлени , первьш и второй элементы И 37 и 38 блока управлени . Узел 33 выделени 1 старшего разр да кода режима работы (фиг. 4) включает группу из и элементов ИЛИ 39, группу из (п - 1) элементов НЕ 40, г|зуппу из ( п - 1) элементов И 41 .a group of elements And b of a branch model, the first trigger 7 of a model of a branch, a topology formation unit 8, an AND 9 element, an OR 10 element and a group of n elements AND 11 of a topology formation unit, a high-order allocation section 12 of the highest bit of the address code code of the topology formation graph branch , generator 13 pulses, register 14 branch length of branch model, second group of p elements AND 15 branch models, third group of m elements AND 16 branch models, element OR 17 branch models, second trigger 18 branch models, models 19 nodes, register 20 the node address code of the node model, schemas 21 and 22 examining the node model, the first group of w elements AND 23 node models, 24 branches of the node model, trigger 25 model nodes, the first and second elements AND 26 and 27 node models, adder 28, register 29 of the path length of the node model, comparison circuit 30 node models, second group of 5 elements AND 31 node models, node 32 of allocation 1 of the highest bit of the code of the address of a branch of the control unit graph, node 33 of allocation of 1 of the highest bit of the code of the operation mode of the control block, group of elements of AND 34 of the control block, first and second OR elements 35 and 36 of the control unit, the first and second elements Options 38 and 37 and the control unit. Node 33 for allocating 1 of the most significant bit of the operation mode code (Fig. 4) includes a group of and elements OR 39, a group of (n - 1) elements NOT 40, g | supp from (n - 1) elements AND 41.
Устройство работает следующим образом .(фиг, 1).The device works as follows. (FIG. 1).
Первоначально в устройство заноситс топологи исследуемого графа путем установки регистров 4 и 20 адресов узлов графа в состо ние, соответствующее кодам адресов узлов.Initially, the topology of the graph under study is brought into the device by setting the registers 4 and 20 of the addresses of the nodes of the graph to the state corresponding to the codes of the addresses of the nodes.
В регистры 14 длин ветвей занос тс величины, пропорциональные длинам ветвей, а в счетчики 24 ветвей число ветвей, вход щих в данный узел. Кроме того, обнул ютс все триггеры 7, 18 и 25 моделей и в зависимости от вида решаемой задачи устанавливаетс режим работы схем 30 сравнени на больше-меньше и состо ни регистров 29 длины пути, при этом, если решаетс задача оп1710In registers 14 of the lengths of the branches, values are proportional to the lengths of the branches, and in the counters 24 of the branches, the number of branches included in this node. In addition, all the 7, 18, and 25 model triggers are zeroed out and depending on the type of the problem being solved, the operation mode of the comparison circuits 30 is set to more or less and the state of the path length registers 29, while if task 1717 is solved
ределени кратчайшего пути, схема 30 сравнени устанавливаетс в режим работы Сравнение на меньше, а в регистры 29 заноситс максимальныйdetermination of the shortest path, the comparison circuit 30 is set to the Comparison mode of operation for less, and the maximum
код. Если же решаетс задача определени максимального пути, схема 30 сравнени устанавливаетс в режим работы Сравнение на больше, а в регистры 29 заноситс минимальныйcode. If, however, the task of determining the maximum path is solved, the comparison circuit 30 is set to the Comparison mode of operation, and the minimum register is entered into the registers 29
КОД. Так как все триггеры 7, 18 и 25 наход тс в нулевом состо нии, на выходах соответствующих элементов ИЛИ 35, 10 и 36 имеетс нулевой сигнал , на выходах узла 33 также нулевой сигнап. Импульсы генератора 13 не проход т через элементы И 9, 37 и 38. Устройство, находитс в состо нии , предшествующем рабочему.CODE. Since all the triggers 7, 18, and 25 are in the zero state, the outputs of the corresponding elements OR 35, 10, and 36 have a zero signal, and the outputs of the node 33 also have a zero signal. The pulses of the generator 13 do not pass through the elements And 9, 37 and 38. The device is in a state prior to the worker.
Дл запуска устройства на объединенные входы задатчиков 2 адресов начальньк узлов моделей ветвей, т.е. на схемы 5 сравнени задатчиков Ъдресов начальных узлов, подаетс код начального узла исследуемого графа.To start the device on the combined inputs of the setters of 2 addresses of the chief nodes of the branch models, i.e. On the comparison circuit 5 of the setters of the start nodes, the code of the start node of the graph under study is supplied.
При этом срабатывают задатчики адресов тех моделей ветвей, дл которых этот узел вл етс начальным, на выходах задатчиков адресов начальных узлов возникают импульсы, перевод щие триггеры 18 этих моделей ветвей в единичное состо ние. Сигналы от этих триггеров поступают на первый узел 12 выделени 1 старшего разр да кода адреса ветви графа, котоРьй выбирает один из этих сигналов, отмеча его сигналом уровн логической единицы на соответствующем выходе. Одновременно сигналы с триггеров 18 поступают на входы элементаIn this case, the addresses setting devices of those branch models for which this node is the initial one operate, and the outputs of the address nodes starting nodes generate impulses that trigger the triggers 18 of these branch models into a single state. The signals from these triggers go to the first high-order allocation node 12 of the higher-order code of the address of a branch of the graph, which selects one of these signals, marking it with a signal of the level of a logical unit at the corresponding output. Simultaneously, the signals from the trigger 18 are fed to the inputs of the element
ИЛИ 10, откуда поступают на вход узла 33 выделени 1 старшего разр да кода режима работы На первом выходе узла 33 по вл етс уровень . логической единицы, который поступает на второй вход элемента И 9 блока формировани топологии В. С .приходом импульса от генератора 13 а выходе этого элемента И 9 также по вл етс импульс уровн логическойOR 10, from where they arrive at the input of the node 33 of the allocation 1 of the highest bit of the mode code of operation. A level appears at the first output of the node 33. a logical unit that goes to the second input of the element And 9 of the topology forming unit B. S. The pulse of the logical level appears as the pulse arrives from the generator 13 and the output of this element And 9
единицы, который, пройд через со .ответствующий элемент группы элементов И 11, производит опрос одной: из моделей ветвей. Импульс опроса, проход через элемент ИЛИ 17 моделиunits, which, having passed through the corresponding element of the group of elements 11, poll one: from the models of branches. Poll pulse, pass through the element OR 17 models
ветви, поступает на вторые входы первой группы элементов И 6, при этом содержимое регистра 4 задатчика адреса конечного узла 3 по вл етс на объединенных входах задатчиков адресов начальных узлов моделей ветвей, вызыва их срабатывание. Затем опрашиваетс следующа ветвь по сигналу готовности и т.д. По зад нему фронту сигнала опроса происходит сброс триггера 18 готовности. Таким образом происходит процесс рас пространений, волны в модели графа. В процессе распространени волны коды конечных узлов моделей 1 ветвей по вл ютс на объединенных вторы входах первых схем 21 сравнени адресов узлов моделей 19 узлов. При равенстве кода адреса конечного узла опрашиваемой модели ветви и кода адреса соответствующего узла срабатывает схема 21 сравнени данной модели 19 узла, из содержимого счетчика 24 ветвей вычитаетс единица . Как только все пути до данного узла будут пройдены, содержимое счет чика 24 станет равным нулю и сработает триггер 25, выдава сигнал готовности на второй элемент ИЛИ 36. С выхода этого элемента ИЛИ сигнал поступает на вход высшего приоритет узла 33, ас его выхода - на первый вход второго элемента И 38. Обслуживаетс только модель узла, все остальные сигналы готовностей моделей ветвей игнорируютс , режим волнового распространени и режим сравнени путей временно приост анавливаетс . Опрашиваетс модель узла путем пода чи импульса генератора 13 через эле мент И 38 на второй вход второго элемента И 27, ас его выхода - на вторые входы первой группы элементо И 23 модели узла. При этом коД узла выдаетс на входы задатчиков 3 адре сов конечных узлов, т.е. на схему 5 сравнени этих задатчиков моделей ветвей. Срабатывают модели тех ветвей , которые вход т в модель данного узла. Триггеры 7 готовности этих моделей устанавливаютс в единичное состо ние По заднему фронту сигнал опроса модели узла, приход щего на второй вход триггера 25, происходит его сброс. Затем устройство переходит в режим сравнени путей. Режим сравнени путей имеет бопее низкий приоритет, чем режим опроса узла, но более высокий, чем режим волнового распространени .При ритетность режимов определ етс вхо |Дом подключени сигналов готовностей ;узла к узлу 33. Во врем режима сравнени путей режим волнового распространени временно приостанавливаетс . Узел 33 блока управлени по своей структуре и функционированию полностью аналогичен узлу вьщелени 1 старшего разр да кода адреса ветви графа и отличаетс только числом входов. Переходные процессы переключени логических цепей в устройстве должны полностью заканчиватьс за период тактовой частоты генератора имиульсов , и во врем действи следующего тактового импульса состо ние выходов узлов выделени не должно мен тьс , в противном случае это может привести к сбою, выражающемус в том, что во врем действи одного тактового И1 ;1пульса будут опрошены две модели или даже устройство будет работать в двух режимах одновременно Дл устранени подобных сбоев в сос:таве узлов следует применить выход1ной регистр (на фиг. 1 не показан), стробируемый импульсами генератора 13, Сигналы готовности с триггеров 7 моделей ветвей попадают на входы узла 32 вьщелени 1 старшего разр да кода адреса ветви графа и входы логического элемента ИЛИ 35 блока управлени , с выхода которого они поступают на вход узла 33, а с него „а второй вход первого элемента И 37. Узел 32определ ет первую по очередности модель ветви, и импульс опроса, приход щий на первые входы второй группы элементов И 15 с выхода соответствующего элемента группы элементов И 34, поступает ил эту модель ветви. Импульс опроса модели ветви приходит на входы второй 15, третьей 16 групп элементов И, а через элемент ИЛИ 17 - на входы первой группы элементов И 6. При этом из модели ветви выдаютс коды начального и конечного адресов ветви и код, пропорциональный ее длине. Код начального адреса ветви поступает на вторые входы вторых схем 22 сравнени адресов узлов всех моделей узлов . Схема 22 сравнени той модели ветви, из которой выходит опрашиваема ветвь, срабатывает, помеща через вторую группу элементов И 31 содержимое регистра длины пути до на первые входы сумматоров 28 всех моделей узлов, на вторые входь,которых приходит код длины опрашивае мой ветви. В сумматорах 28 моделей узлов происходит суммирование этих кодов. Содержимое сумматоров оравниваетс с содержанием регистра 29 длины пути с помощью схемы 30 (Сравнени на больше-меньше. Из двух этих значений выбираетс экстремальное . Если экстремальное значение находитс в регистре 29, схема 30 сравнени не вырабатывает сигнала записи, а если оно находитс на выходах сумматора 28 (сумматор комбинационного типа без пам ти), вырабатываетс сигнал записи. С помощью схемы 21 сравнени , соединенной с выходами первой группы элементов И опрашиваемой модели ветви, в свою очередь соединенных с регистром 4 задатчика 3 адреса конечного узла, выбираетс модель узла, дл которой данна ветвь вл етс конечной Сигнал выбора модели узла с выхода схе мы 21 сравнени поступает на первый вход первого элемента И 26. Если на выходе схемы 30 сравнени этой модели, узла имеетс импульс записи, юн проходит через элемент И 26 на вход записи регистра 29 длины пути Экстремальное значение заноситс в регистр. Задним фронтом опроса модели ветви происходит сброс триггера 7 готовности по второму входу. Устройство производит последователь ньм опрос всех моделей ветвей, вход щих в данньй узел, выбира каждый раз экстремальные значени из предьщущего значени длины пути, наход щегос в регистре 29, и текущего рассто ни на выходе сумматора 28. При вторичном опросе моделей ветвей дл нахождени экстремальног пути счетчик 24 ветвей моделей узлов не обнулитс , так как число опргшиваемых моделей ветвей не превысит число моделей, вход щих в узел, а следовательно, максимальной емкос ти счетчика. Затем возобновл етс волновой процесс распространени сигналов между модел ми ветви. Таким образом, череду режимы ра боты устройства, вычислени дл тс до тех пор, пока не будет просчитано экстремальное рассто ние до конечного узла исследуемого графа или если он не задан, до тех пор, пока идут импульсы опроса моделей устрой ства. Результатом вычислений будут значени экстремальных путей от начального узла в регистрах 29 длины ч пути каждой модели узлов, св занной |С начальным узлом. Дл по снени работы устройства рассмотрим пример моделировани кратчайшего пути на графе. На фиг. 2, где представлен исследуемый граф, римскими цифрами обозначены номера узлов, в числител х арабских цифр Номера ветвей, в знаменател х - их длины. На фиг. 3 дана временна диаграмма устройства. Первоначально в устройство заноситс топологи исследуемого графа. При этом в регистрах 4 задатчиков адреса начального 2 и конечного 3 узлов графа и в регистре 14 длины ветви первой модели ветвей будет занесено соответственно 1, 2, 3, в регистрах второй модели ветви - 1, 2, 4, третьей - 2, 3, 3, четвертой 1 , 3, 7. В регистрах 20 моделей первого узла будет занесена 1, второго узла - 2, третьего - 3, в счетчиках 24 второго и третьего узла - 2. Установлены в нулевое состо ние все триггеры 7, 18 и 25 моделей. В регистрах 29 моделей узлов установлен максимальньй код, а в схемах 30 сравнени моделей узлов - режим сравнени на меньше. В регистре 29 модели первого узла заноситс нулевое значениео Производитс запуск устройства дл моделировани посредством установки на входах задатчиков 2, начальных адресов узлов вершин моделей 1 ветвей кода 1 - начального узла графа (фиг. 3, эпюра б). При этом срабатьгоагот схемы 5 сравнени задатчиков 2 первой, второй и четвертой моделей ветвей, на выходах триггеров 18 этих моделей по в тс сигналы уровн логической единицы (фиг. 3, эпюры в, г, д), которые, проход через первый элемент ИЛИ 10 (фиг.З, эпюра е), поступают на вход узла 33; На втором входе элемента И 9 по вл етс уровень логической единицы, а с приходом импульса генератора 13 (фиг. 3, эшора а) на выходе элемента 9 по вл етс импульс (фиг. 3, эпюра ж) опроса модели ветви. Этот импульс , проход через Первый элемент группы элементов И 11, опрашивает в пор дке очередности первую модель ветвИо Импульсы опроса, проход через элемент ИЛИ 17, поступают на вторые входы первой группы элементов И 6 этой модели ветви. При этом адрес конечного узла этой модели ветви (2) по вл етс на входах задатчиков 2 адресов начальных узлов моделей ветвей (фиг. 3, эпюра б). Это приводит к срабатьтанию задатчика 2 последней третьей модели ветви, а.следовательно, триггера 18 готовности этой модели ветви (фиг. 3, эпю ра з), а также к срабатыванию первой схемы 21 сравнени модели второго узла и из счетчика 24 этой модели вьр читаетс единица. По заднему фронту сигнала опроса (фиг. 3, эпюра ж) сбрасываетс триггер 18 готовности первой модели ветви (фиг. 3, эпюра в) . Так как имеетс готовность от оставшихс трех моделей ветвей, сигнал с выхода первого элемента ИЛИ Ю не исчезает (фиг. 3, эпюры г, д, з, е) и происходит опрос следующей по очередности второй модели ветви посредством подачи импульса опроса с выхода элемента И 9 (фиг. 3, эпюра ж) через соответствующий элемент группы 11, При этом на входе задатчиков 2 начальных узлов выдаетс код адреса конечного узла второй модели ветви (фиг. 3, эпюра б). В этот момент времени из.счетчика 24 ветвей модели 19 второго узла вычитаетс послед-н единица и срабатьшает триггер 25 готовности (фиг. 3, эпюра и). На выходе второго элемента ИЛИ 36 по вл етс сигнал логической единицы, которьй,проход через узел 33, подготавливает к срабатыванию второй элемент И 38. Дп устранени состо НИИ в логических цеп х узел выделени старшего по приоритету необходимо выполнить .3 пам тью, стробируемой каждый раз импульсом генератора 13. С приходом импульса тактового генератора 13 на вькоде элемента 38 по вл етс импульс опроса модели узла (фиг. 3, эпюра к). Импульс опроса проходит через элемент И 27 модели второго узла, на первом входе которого имеетс разрешающий уровень с выхода триггера 25 готовности, и проводит опрос регистра 20 адреса узла через первую группу элементов И 23. На входе задатчиков 3 .адреса конечных узлов моделей ветвей по вл етс Код данного узла - 2 (фиг. 3, эпюра л), При этом срабатывает задатчик 3 первой и второй моделей ветвей, на выходах их триггеров 7 готовностей,а следовательно, на выходе первого элемента ИЛИ 35 по вл ютс сигналы уровн логической единицы (фиг. 3, эпюры м, н, о). По заднему фронту импульса опроса моделей узла (фиг. 3, эпюры к) происходит сброс триггера 25 готовности модели второго узла (фиг, 3, эпюра и). Сигналы готовностей моделей узлов больше не поступают на третий вход узла 33. Имеютс только сигналы , готовностей второй, третьей, четвертой моделей ветвей от триггера 18, первой, второй моделей ветвей от триггеров 7. Узел 33 выбирает наиболее приоритетное из этих требований и устройство переходит в режим сравнени рассто ний до узла (в данном случае до второго узла). Сигналы триггеров 7 моделей ветвей приход т через элемент ИЛИ 35 и узел 33 на второй вход первого элемента И 37, и с приходом тактового импульса генератора 13 .на его выходе по вл етс импульс опроса моделей ветвей в режиме сравнени (фиг. 3, эпюра п). Этот импульс, проход через группу элементов И 34, по вл етс на выходе первого элемента этой группы и производитс опрос первой по очередности модели первой ветви. Импульс -опроса проходит на управл ющие входы третьей 16, второй 15, а через элемент Ш1И 17 первой 6 групп элементов И, вызыва по вление соответственно на входах второй схемы 22 сравнени адреса узла кода начального адреса опрашиваемой ветви 1 (фиг, 3, эпюра р), на вторых . входах сумматоров 28 кода веса ветви - 3 (фиг. 3, эпюра с), на входах первой схемы 21 сравнени кода адреса конечного узла - 2 (фиг. 3, эпюра т) всех моделей узлов устройства моделировани . Втора схема 22 сравнени модели первого узла срабатьгеает и через вторую группу элементов И 31 подаетс код рассто ни до первого узла (О) на первые входы сумматоров 28 всех моделей узлов (фиг. 3, эпюра у). На выходах сумматоров 28 будет код суммы (фиг, 3, эпюра ф), который будет сравниватьс с максимальным числом регистров 29, и схемы сравнени выдадут сигналы на запись (фиг. 3, эпюра х). Перва схема 21 сравнени модели второго узла сработает и импульс записи через элемент И 26 моде ли второго узла пройдет на вход записи регистра 29, в регистр занесетс код 3 (дл устранени сост заний в логической цепи записи регистр 29 необходимо вьшолнить с двойной пам тью, при этоминформаци с выхода сумматора по переднему фронту сигнала записи записываетс в первую ступень регистра, а по заднему фронту - во вторую) . Произошел .опрос модели первой ветви, в результате чего в регистре 29 второго узла занеслось число 3. По заднему фронту сигнала опроса (фиг. 3, эпюра п) сбрасываетс триггер 7 готовности модели первой ветви (фиг. 3, эпюра м), но имеетс еще сигнал готовности модели второй ветви, и в следующем такте происходит опрос этой модели ветви (фиг. 3, эпюра п), при этом на входе вторых схем 22 сравнени адресов узлов по витс код 1, на втором входе сумматора 28 - код 4 (вес второй ветви), на входе первых схем 21 сравнени - код 2, на пер вом входе сумматора - код О, а следовательно,на выходе сумматора код А (соответственно эпюры р, с, т, у, ф на фиг. 3). Импульс записи схемой 30 сравнени модели второго узла сформирован не будет, так как в регистре 29 этой модели находитс число, меньше числа на выходе сумма тора, и состо ние регистра не изменитс ,. По заднему .импульсу опроса сбрасываетс триггер 7 готовности модели второй ветви и устройство переходит в режим распространени волны. В этом режиме происходит опрос моделей третьей и четвертой ветвей, после чего сработает триггер готовности третьего узла, а следовательно , элемент ИЛИ 36 (фиг. 3, эпюра и Следующим импульсом будет импульс оп роса модели третьего узла, в результате которого на входах задатчиков 3 адресов конечных узлов по витс код 3 (соответственно эпюры к, л на фиг. 3) „ Сработают задатчики адре-сов конечных узлов третьей и четвертой моделей ветвей, а следовательно, триггеры 7 этих моделей ветвей. При этом на выходе элемента ИЛИ.35 по витс сигнал готовности (фиг, 3, эпюра о) режима сравнени , В начале произойдет опрос третьей модели ветви, в результате чего в регистр 29 модели третьего узла занесетс сумма длины третьей ветви и кратчайшего рассто ни до второго узла . При опросе четвертой модели ветви сумма будет О + 7 7, импульса записи не возникнет. Результатом вычислени вл ютс значени кратчайших путей от перво- i го узла в регистре рассто ни второго узла-- 3, третьего - 6, Таким образом, в предлагаемом устройстве волновой процесс распространени сигнала от одной модели ват-. ви к другой осуществл етс за один ; такт работы генератора, за одич.-такт происходит опрос модели узла дл возбуждени всех вход щих в него неделей ветвей и за один такт происходит опрос каждой вход щей модели ветви с суммированием, веса самой ветви и рассто ни до узла, из которого она выходит, и сравнением этой суммы с результатом предьщущих сравнений . Следовательно, задача нахождени экстремального пути в графе решаетс за 2 п + тактов работы устройства и не зависит от степени точности моделировани веса ветви. Дл индикации непосредственно самого в графе в каждую модель узла мбжно ввести регистр, в который заносилс бы код начального узла опрашиваемой ветви вс кий раз; когда происходит запись экстремального рассто ни в регистре.the branch arrives at the second inputs of the first group of elements AND 6, while the contents of the register 4 of the address node master of the end node 3 appear on the combined inputs of the addresses master of the initial nodes of the branch models, causing them to trigger. The next branch is then polled by the ready signal, and so on. On the back of the front of the polling signal, the readiness trigger 18 is reset. Thus, there is a process of propagation, a wave in the graph model. In the wave propagation process, the end node nodes codes of the models of the 1 branches appear at the combined second inputs of the first address comparison circuits 21 of the models of the nodes of the 19 nodes. If the end node address code of the polled model of the branch and the code of the address of the corresponding node are equal, the comparison circuit 21 of this node model 19 is triggered, one is subtracted from the contents of the branch counter 24. As soon as all the paths to this node are passed, the contents of counter 24 will become zero and trigger 25 will work, giving a ready signal to the second element OR 36. From the output of this element OR the signal goes to the input of the higher priority of node 33, and its output goes to the first input of the second element is AND 38. Only the node model is serviced, all other signals of the availability of branch models are ignored, the wave propagation mode and the path comparison mode are temporarily suspended. A node model is polled by applying a pulse of the generator 13 through element I 38 to the second input of the second element I 27, and its output to the second inputs of the first group of element 23 of the node model. In this case, the node code is given to the inputs of the setters of the 3 end node addresses, i.e. In diagram 5, comparisons are made of these models of branch models. The models of those branches that are included in the model of this node are activated. The availability triggers 7 of these models are set to one state. On the falling edge, the polling signal of the model of the node arriving at the second input of the trigger 25 is reset. The device then goes into the path comparison mode. The path comparison mode has a lower priority than the node polling mode, but higher than the wave propagation mode. The priority of the modes is determined by the input | Home of the ready signal; node to node 33. During the path comparison mode, the wave propagation mode is temporarily suspended. The node 33 of the control unit is completely similar in structure and operation to node 1 of the most significant bit of the code of the address of the branch of the graph and differs only in the number of inputs. The switching transients of the logic circuits in the device must be completely terminated during the period of the clock frequency of the emulsion generator, and during the next clock pulse the output state of the allocation nodes should not change, otherwise it can lead to a failure, which One clock I1; 1 pulse will be interrogated by two models or even the device will operate in two modes simultaneously. To eliminate such failures in the node: node, you must use the output 1 register (not shown in Fig. 1), gated by generator pulses 13, Ready signals from triggers of 7 branch models go to the inputs of node 32 of the slot 1 of the most significant bit of the address code of the branch of the graph and the inputs of the logic element OR 35 of the control unit from which they go to input of node 33, and from it “and the second input of the first element I 37. Node 32 determines the first in turn model of the branch and the interrogation pulse arriving at the first inputs of the second group of elements 15 from the output of the corresponding element of the group of elements 34, enters this branch model. The impulse of polling the branch model comes to the inputs of the second 15, third 16 groups of elements AND, and through the element OR 17 to the inputs of the first group of elements 6. At the same time, the codes of the initial and final addresses of the branch and the code proportional to its length are output from the branch model. The code of the initial address of the branch is fed to the second inputs of the second circuit 22 of the comparison of the node addresses of all models of nodes. Scheme 22 comparing the model of the branch from which the polled branch comes out is triggered by placing through the second group of elements AND 31 the contents of the path length register to the first inputs of adders 28 of all node models, to the second input, which comes the length code of the interrogating branch. In the adders 28 models of nodes the summation of these codes occurs. The contents of the adders are equalized with the contents of the path length register 29 using scheme 30 (Comparison for more or less. Extreme is chosen from these two values. If the extreme value is in register 29, comparison circuit 30 does not generate a recording signal, and if it is at the outputs of the adder 28 (combiner type without memory), a recording signal is produced. By means of a comparison circuit 21 connected to the outputs of the first group of elements AND of the polled branch model, in turn connected to the register 4 of the setting device 3 the address of the end node, the node model is selected, for which the given branch is the final node selection model signal from the output of the comparison circuit 21 arrives at the first input of the first element AND 26. If the output of the comparison circuit 30 of this model, the node has a write pulse, through the element 26 to the input of the record of the register 29 of the path length The extreme value is entered into the register. The falling edge of the interrogation of the branch model is the reset of the readiness trigger 7 on the second input. The device sequentially polls all branch models included in this node, each time choosing extreme values from the previous path length value in register 29 and the current distance at the output of adder 28. When secondary branch models are searched to find the extreme path The counter of 24 branches of models of nodes does not reset, since the number of models of branches that can be reached will not exceed the number of models included in the node, and therefore, the maximum capacitance of the counter. Then, the wave process of signal propagation between branch models is resumed. Thus, the sequence of operation modes of the device, the calculation is done until the extreme distance to the end node of the graph under study is calculated or, if it is not specified, until the polling patterns of the device models are received. The result of the calculations will be the values of the extremal paths from the initial node in registers 29 of the length of the path to each model of nodes connected | With the initial node. To clarify the operation of the device, we consider an example of modeling the shortest path on a graph. FIG. 2, where the graph under study is presented, the Roman numerals indicate the node numbers, the numerals of the Arabic numerals are the Branch numbers, and in the denominators, their lengths. FIG. 3 given a temporary chart of the device. Initially, the topology of the graph under study is entered into the device. In this case, in the registers of 4 master addresses of the initial 2 and end 3 nodes of the graph and in register 14 of the branch length of the first model of the branches, 1, 2, 3 will be entered respectively, in the registers of the second branch model - 1, 2, 4, the third - 2, 3, 3, fourth 1, 3, 7. In registers 20 models of the first node will be entered 1, second node - 2, third - 3, in counters 24 of the second and third node - 2. All triggers 7, 18 and 25 are set to zero. models. In registers of 29 models of nodes, the maximum code is set, and in schemes 30 of comparison of models of nodes, the comparison mode is lower. In the model register 29 of the first node, the zero value is entered. The device is started to be simulated by setting the inputs of the setters 2, the initial addresses of the nodes of the nodes of models 1, the code 1 branches, the starting node of the graph (Fig. 3, plot b). At the same time, the operation of the circuit 5 for comparing setters 2 of the first, second and fourth models of branches, at the outputs of the flip-flops 18 of these models, signals of the level of a logical unit (Fig. 3, plots c, d, e), which pass through the first element OR 10 (fig.Z, plot e), are fed to the input of the node 33; At the second input of the element And 9, the level of the logical unit appears, and with the arrival of the generator pulse 13 (Fig. 3, Eschore a), the output of the element 9 appears pulse (Fig. 3, plot g) of polling the branch model. This impulse, the passage through the First Element of the And 11 group of elements, interrogates, in order of priority, the first branch model. Interrogation pulses, the passage through the OR 17 element, arrive at the second inputs of the first group of And 6 elements of this branch model. In this case, the address of the end node of this model of the branch (2) appears at the inputs of the setters 2 addresses of the initial nodes of the branch models (Fig. 3, plot b). This leads to the setting of the setting device 2 of the last third branch model, and, consequently, the trigger 18 of this branch model (Fig. 3, episode), as well as the first model comparison circuit 21 of the second node is triggered and reads from the counter 24 of this model unit. On the falling edge of the interrogation signal (Fig. 3, plot g), the readiness trigger 18 of the first model of the branch is reset (Fig. 3, plot C). Since there is a readiness from the remaining three branch models, the signal from the output of the first element OR S does not disappear (Fig. 3, plots g, e, s, e) and the next in order second model of the branch is polled by applying a polling pulse from the output of the element I 9 (Fig. 3, plot g) through the corresponding element of group 11; In this case, at the input of the setting units 2 of the initial nodes, the code of the address of the end node of the second branch model is given (Fig. 3, plot b). At this point in time, the last unit is subtracted from the counter of the 24 branches of the model 19 of the second node and triggers readiness trigger 25 (FIG. 3, plot and). At the output of the second element OR 36, a signal of a logical unit appears, which, passing through node 33, prepares the second element AND 38 to trigger. DPS elimination of the state of scientific research institutes in logical circuits, the higher-priority selection node needs to execute .3 memory gated each a pulse of the generator 13. With the arrival of the pulse of the clock generator 13 on the code of the element 38, a pulse of a model of the node appears (Fig. 3, plot K). The polling pulse passes through an element 27 of the second node model, at the first input of which there is a resolving level from the output of the ready trigger 25, and polls the register of the node address 20 through the first group of elements 23. At the input of the setters 3. The code of this node is 2 (Fig. 3, plot L). In this case, the setpoint 3 of the first and second branch models is triggered, the outputs of their first element OR 35 and the signals of the level of the logical unit appear ( Fig. 3, diagrams m, n, ). On the falling edge of the polling pulse of the node models (Fig. 3, plots K), the readiness trigger 25 for the second node is reset (Fig. 3, plot and). Signals of the availability of node models no longer arrive at the third input of node 33. There are only signals of readiness of the second, third, fourth branch models from trigger 18, first, second branch models from triggers 7. Node 33 selects the most priority of these requirements and the device goes to the mode of comparing the distance to the node (in this case, to the second node). The trigger signals of 7 branch models arrive through the OR element 35 and the node 33 to the second input of the first element I 37, and with the arrival of the clock pulse of the generator 13. At its output, there appears a pulse of interrogating the branch models in the comparison mode (Fig. 3, plot ). This impulse, passing through an AND 34 group of elements, appears at the output of the first element of this group and polls the first priority model of the first branch. The impulse interrogation passes to the control inputs of the third 16, second 15, and through the P1I 17 element of the first 6 groups of elements I, causing the appearance of the code of the starting address of the polled branch 1, respectively, at the inputs of the second comparison circuit 22 of the node address (FIG. 3, plot ), on the second. the inputs of adders 28 of the branch weight code are 3 (Fig. 3, plot c), and the inputs of the first circuit 21 compare the code of the address of the destination node 2 (Fig. 3, plot t) of all models of the nodes of the modeling device. The second circuit 22 comparing the model of the first node is triggered and, through the second group of elements AND 31, the distance code to the first node (O) is fed to the first inputs of adders 28 of all models of nodes (Fig. 3, plot y). At the outputs of the adders 28, there will be a sum code (FIG. 3, plot f), which will be compared with the maximum number of registers 29, and the comparison circuits will generate recording signals (FIG. 3, plot x). The first circuit 21 comparing the model of the second node will trigger and the write pulse through the element AND 26 of the model of the second node will go to the input of the record of register 29, code 3 will be entered into the register (in order to eliminate problems in the logical write chain, register 29 must be executed with double memory This information from the output of the adder on the leading edge of the recording signal is recorded in the first register step, and on the falling edge in the second). A query of the model of the first branch occurred, resulting in the number 29 being entered in the register 29 of the second node. On the trailing edge of the interrogation signal (Fig. 3, plot n) the readiness trigger 7 of the model of the first branch (Fig. 3, plot m) is reset, but another readiness signal of the second branch model, and in the next cycle, this branch model is polled (Fig. 3, plot p), while the input 4 of the second node address comparison circuits 22 is VITS 1, the second input of the adder 28 is 4 (weight the second branch), at the input of the first comparison circuits 21 — code 2, at the first input of the adder — code O, and preferably, at the output of the adder, code A (respectively, plots p, c, t, y, f in Fig. 3). The write pulse of the second node model comparison circuit 30 will not be generated, since in the register 29 of this model there is a number, less than the output number of the torus sum, and the state of the register does not change,. On the back of the polling pulse, the model 7 readiness trigger of the second branch is reset, and the device switches to the wave propagation mode. In this mode, the models of the third and fourth branches are polled, after which the readiness trigger of the third node and, therefore, the OR 36 element (Fig. 3, plot and the next impulse will be the impulse of the survey of the third node model, which results in 3 addresses of end nodes according to Vits code 3 (respectively, diagrams of k, l in Fig. 3) “The setting devices for the addresses of end nodes of the third and fourth models of branches, and consequently, the triggers 7 of these models of branches, will work. ready signal ( Fig. 3, plot o) of the compare mode. At the beginning, the third model of the branch will be polled, resulting in the sum of the length of the third branch and the shortest distance to the second node in the register 29 of the third node model. 7, the write pulse will not occur. The result of the calculation is the shortest path values from the first node in the second node distance register - 3, the third - 6, Thus, in the proposed device, the wave process of signal propagation from one wat-model. one to the other takes place in one; the generator operation cycle, during the wild cycle. a node model is polled to excite all branches included in it for a week and every single model of the branch is polled with summation, the weight of the branch itself and the distance to the node from which it comes out, and comparing this amount with the result of the previous comparisons. Consequently, the problem of finding an extremal path in a graph is solved in 2 n + cycles of operation of the device and does not depend on the degree of accuracy in modeling the weight of the branch. To indicate directly in the graph itself, it is necessary to enter a register into each node model, in which the initial node code of the polled branch would be entered every time; when the extreme distance is recorded in the register.
2 2
2/2Л1У/рсуЬот УГох2 / 2Л1У / рсуЬот УГох
:хз:гсж: xs: gss
УгтUgt
.J.J
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833581228A SU1129617A1 (en) | 1983-04-08 | 1983-04-08 | Device for simulating extremum parts in graph |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833581228A SU1129617A1 (en) | 1983-04-08 | 1983-04-08 | Device for simulating extremum parts in graph |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1129617A1 true SU1129617A1 (en) | 1984-12-15 |
Family
ID=21059786
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU833581228A SU1129617A1 (en) | 1983-04-08 | 1983-04-08 | Device for simulating extremum parts in graph |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1129617A1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4965758A (en) * | 1988-03-01 | 1990-10-23 | Digital Equipment Corporation | Aiding the design of an operation having timing interactions by operating a computer system |
-
1983
- 1983-04-08 SU SU833581228A patent/SU1129617A1/en active
Non-Patent Citations (1)
Title |
---|
1. Авторское свидетельство СССР № 485451, кл. GI 06 F 15/20, 1975. 2„ Авторское свидетельство СССР по за вке ( 3470598/18-24, кл. G 06 F 15/20, 14.07.82. * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4965758A (en) * | 1988-03-01 | 1990-10-23 | Digital Equipment Corporation | Aiding the design of an operation having timing interactions by operating a computer system |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1129617A1 (en) | Device for simulating extremum parts in graph | |
SU708367A1 (en) | Device for simulating network diagrams | |
SU1119024A1 (en) | Device for simulating network schedule | |
SU736121A1 (en) | Bidirectional branch simulator | |
SU888134A1 (en) | Device for determining minimum sections of graph | |
SU1013963A1 (en) | Job selection device | |
SU1322304A1 (en) | Device for simulating directional graphs | |
SU750503A1 (en) | Computing device for solving problems of planning | |
SU1128272A2 (en) | Device for simulating network-type schedules | |
SU1444769A1 (en) | Multichannel arrangement for distributing tasks among processors | |
SU1305703A1 (en) | Device for breaking graph into subgraphs | |
SU1559353A1 (en) | Device for investigation of graph parameters | |
SU1051543A1 (en) | Device for simulating shortest path of graph | |
SU1228111A1 (en) | Device for simulating graphs | |
SU1437874A1 (en) | Device for analyzing graph parameters | |
SU907552A1 (en) | Model of assembly for graph investigation | |
SU556460A2 (en) | Network Modeling Device | |
RU2042196C1 (en) | Device for modeling digital circuits | |
SU959090A1 (en) | Device for simulating network graphes | |
SU1509926A1 (en) | Device for on-line modeling of networks | |
SU1376097A1 (en) | Device for simulating network graphs | |
SU1188743A1 (en) | Device for simulating checked object | |
SU1348850A1 (en) | Device for investigating forward paths of graph | |
SU1300481A2 (en) | Device for simulating schedule network | |
SU1569844A1 (en) | Device for optimizing work of parallel processes |