SU1128259A1 - Устройство дл контрол двоичной последовательности - Google Patents
Устройство дл контрол двоичной последовательности Download PDFInfo
- Publication number
- SU1128259A1 SU1128259A1 SU833629504A SU3629504A SU1128259A1 SU 1128259 A1 SU1128259 A1 SU 1128259A1 SU 833629504 A SU833629504 A SU 833629504A SU 3629504 A SU3629504 A SU 3629504A SU 1128259 A1 SU1128259 A1 SU 1128259A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- modulo
- input
- outputs
- register
- adder
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Abstract
) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ДВОИЧНОЙ ПОСЛЕДОВАТЕЛЬНОСТИ, содержащее регистр сдвига и сумматор по модулю два, причем первый вход сумматора по модулю два вл етс информационным входом устройства,, а остальные входы -сумматора по модулю два соединены с выходами соответствующих разр дов регистра сдвига, информационный вход которого соединен с выходом сумматора по модулю два, вход сдвига регистра вл етс - входом синхронизации устройства, выходы регистра сдвига вл ютс выходами первой сигнатуры устройства, отличающеес тем, что, с целью повышени достоверности контрол , в него введены сумматор по модулю дес ть, регистр и узел умножени на шесть по модулю дес ть, причем первый вход сумматора по модулю дес ть соединей с информационным входом устройства, а остальные входы сумматора по модулю дес ть соединены с соответствующими выходами узла умножени на шесть по модуi лю дес ть, входы которого соединены., с соответствукнцими выходами .регист (Л ра и выходами второй сигнатуры устройства , выходы сумматора по модулю С дес ть соединены с.соответствующими информационными входами регистра, вход синхронизации которого объединен с входом синхронизации устройства . . to 00 Ю сл со
Description
Изобретение относитс к области вычислительной техники и может быть использовано в системах диагностики дискретных объектов.
Известно устройство дл контрол принимаемой информации, содержащее регистр, два узла свертки по модулю два и .схему сравнени tl
Недостатком данного устройства вл етс большой объем аппаратуры.
Наиболее близким к изобретению по технической сущности вл етс си .натурный анализатор,.содержащий регистр сдвига и сумматор по модулю дв.а, причем первый .вход сумматора по модулю два вл етс информационг ным входом анализатора, а остальные входы сумматора по модулю два соединены с выходами соответствующих разр дов регистра сдвига, информационный вход которого соединен с выходом сумматора по модулю два, вход .сдвига регистра сдвига вл етс входом синхронизации анализатора,выходы регистра сдвига вл ютс вьаходами анализатора С23, ;
Недостатком известного устройства вл етс невозможность обнаружени всех двойных ошибок.
Цель изобретени - повышение достоверности контрол .
Поставленна цель достигаетс тем, что в устройство дл контрол двоичной последовательности, содержащее регистр сдвига и сумматор по модулю два, причем первый вход сумматора по модулю два вл етс информационным входом устройства, а остальные входы сумматора по модулю два соединены с выходами соответствующих разр дов регистра сдвига, информационный вход которого соединен с выходом сумматора по модулю два, вход сдвига регистра сдвига вл етс входом синхронизации устройства , выходы регистра сдвига вл ютс выходами первой сигнатуры устройства, введен.ы сумматор по модулю Дес ть, i егистр и узел умножени на шесть по модулю дес ть, причем первый вход сумматора по модулю дес ть соединен с информационным входом устройства, а остальные входы сумматора по модулю дес т соединены с соответствующими выходами узла умножени на шесть по модулю дес ть, входы которого соединены с соответствующими выходами ре гистра и -выходами второй сигнатуры устройства, выходы сумматора по модулю дес ть соединены с соответствующими информационными входами регисра , вход синхронизации которого объдинен с входом синхронизации устройства .
На чертеже приведена функциональна схема устройства дл контрол двоичной последовательности.
Устройство дл контрол двоичной последовательности содержит информационный вход 1 устройства, вход 2 синхронизации устройства, .сумматор 3 по модулю два, регистр 4 сдвига,
сумматор 5 по модулю дес ть, регистр б, узел 7. умножени на шесть по модулю дес ть, выходы 8 первой сигнатуры устройства, выходы 9 второй сигнатуры , устройства.
0 На табл. 1 истинности представлена комбинационна схема сумматора 5 по модулю дес ть.
Узел 7 умножени на шесть, по мо« дулю дес ть также представл ет из
5 себ комбинационную схему, которой соответствует табл. 2 истинности
Состо ни регистра 6 - 1010, 1011, 1100, 1101, 1110, 1111, вл ютс
Q запрещенными.
Устройство работает следующим образом.
Исходное состо ние регистра 4 сдвига - 0...0, регистра б-ОООО.
5 После поступлени информационной последовательности в регистре 4 сдвига и регистре 6 образуютс ее сигнатуры: первые N разр дов, где N-разр дность регистра сдвига,представл ют собой остаток от делени
по модулю два многочлена входной последовательности на многочлен Ф (X), инверсный по отношению к неприводимому многочлену t(X), реализуемый с помощью регистра 4 сдвига и сумматора 3.; последние четыре разр да представл ют собой остаток от делени по модулю дес ть многочлена регистрируемой последовательности на многочлен 4Х + 1.
Дл дес тичного числа W на выходах сумматора 5 по модулю дес ть можно записать
WiZ+SDW,
где В - оператор задержки на один такт, или , т.е. формирователь второй сигнатуры, содержащий регистр 6, сумматор 5 по модулю дес ть и узел 7 умножени на шесть, осуществл ет деление многочлена входной последовательности на многочлен 4Х + 1.
Ни одна из последовательностей
двойных ошибок, у которой соответствующий ей многочлен делитс без остатка на многочлен ф(Х), не делитс без остатка на мнЬгочлен4Х + 1 и, таким образом, обнаруживаетс .
Необнаруживаемые в регистре 4 последовательности двойных ошибок содержат (т -2) нулей и две единицы, рассто ние между которыми кратно S. Единица соответствует искаженному
символу входной последовательности. Рассмотрим получение остатка последовательности с двум ошибками в регистре б. Применив принцип суперпози ции, получим, что по отношению к формирователю второй сигнатуры после довательность ошибок может содержать три символа - О, Ч и 9; О соответствует правильному символу; - искажению 1 (O+Dmod 10 D; 9 - 0 (1+9)mod 10. После прохождени первого отличного от нул символа в регистре б окажетс записанным код 0001 либо 1001. До прихода следующего отличного от.нул символа последовательности ошибок, который может стереть записанный в регистре б код/ на последнем входе сумматора 5 - О. До прихода следующего отличного от нул символа формирователь второй сигнатуры работает в режиме генератора дес тичных .последовательностей. Обозначим t номер такта, в котором на последний вход сумматора 5 по модулю дес ть пришел первый отличный от нул символ последовательности ошибок. На табл. 3 представлены последующие состо ни регистра б, . Таким образом, независимо от рассто ни между двум отличными от нул символами в последовательности двойных ошибок, второй символ не сможет компенсировать действие первого , так как многочлен входной последовательности не может иметь коэффициенты, равные б или 4. Таким образом, предлагаемое устройство обнаруживает все двойные ошибки. т а б л и ц а 1
Та блица 2
Claims (1)
- (57.) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ДВОИЧНОЙ ПОСЛЕДОВАТЕЛЬНОСТИ, содержащее регистр сдвига и сумматор по модулю два, причем первый вход сумматора по модулю два является информационным входом устройства,, а остальные входы сумматора по модулю два соединены с выходами соответствующих разрядов регистра сдвига, информационный вход которого соединен с выходом сумматора по модулю два, вход сдвига регистра является· входом синхронизации устройства, выходы регистра сдвига являются выходами первой сигнатуры устройства, отличающееся тем, что, с целью повышения достоверности контроля, в него введены сумматор по модулю десять, регистр и узел умножения на шесть по модулю десять, причем первый вход сумматора по модулю десять соединен с информационным входом устройства, а остальные входы сумматора по модулю десять соединены с соответствующими выходами узла умножения на шесть по модулю десять, входы которого соединены., с соответствующими выходами .регистра и выходами второй сигнатуры устройства, выходы сумматора по модулю десять соединены с .соответствующими информационными входами регистра, вход синхронизации которого объединен с входом синхронизации устройства.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833629504A SU1128259A1 (ru) | 1983-08-03 | 1983-08-03 | Устройство дл контрол двоичной последовательности |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU833629504A SU1128259A1 (ru) | 1983-08-03 | 1983-08-03 | Устройство дл контрол двоичной последовательности |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1128259A1 true SU1128259A1 (ru) | 1984-12-07 |
Family
ID=21077160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU833629504A SU1128259A1 (ru) | 1983-08-03 | 1983-08-03 | Устройство дл контрол двоичной последовательности |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1128259A1 (ru) |
-
1983
- 1983-08-03 SU SU833629504A patent/SU1128259A1/ru active
Non-Patent Citations (1)
| Title |
|---|
| 1.Авторское свидетельство СССР №739538, кл. G 06 F 11/08, 1Э11. 2.Кирь нов К.Г. К структуре сигнатурного анализа. Техника средств св зи. Сер. Радиоизмерительна техника. М., 1980., вып. 2, с. 11, рис. 3 (прототип). * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Berlekamp | Algebraic coding theory (revised edition) | |
| Arazi | A commonsense approach to the theory of error correcting codes | |
| JPH0728227B2 (ja) | Ｂｃｈ符号の復号装置 | |
| GB2136994A (en) | Encoder verifier | |
| JPH07202723A (ja) | デコーダ、これに使用するエラー探知シーケンス・ジェネレータおよびデコーディング方法 | |
| US3593282A (en) | Character-error and burst-error correcting systems utilizing self-orthogonal convolution codes | |
| SU1128259A1 (ru) | Устройство дл контрол двоичной последовательности | |
| US3699516A (en) | Forward-acting error control system | |
| JP3248098B2 (ja) | シンドローム計算装置 | |
| Chen | Multisequence linear shift register synthesis and its application to BCH decoding | |
| SU1106014A1 (ru) | Устройство мажоритарного декодировани двоичных последовательностей | |
| SU1716609A1 (ru) | Кодирующее устройство кода Рида-Соломона | |
| SU1264168A1 (ru) | Генератор псевдослучайной последовательности | |
| SU562931A1 (ru) | Устройство дл исправлени пакетов ошибок | |
| RU2336559C2 (ru) | Способ и декодирующее устройство исправления двух ошибок в принимаемом коде | |
| JP2797569B2 (ja) | ユークリッドの互除回路 | |
| SU1162053A1 (ru) | Устройство дл исправлени одиночных и обнаружени многократных ошибок | |
| SU1116431A1 (ru) | Устройство дл контрол двоичных последовательностей | |
| SU940299A1 (ru) | Устройство дл декодировани двоичных кодов Хемминга | |
| JP2797570B2 (ja) | ユークリッドの互除回路 | |
| SU481042A1 (ru) | Устройство дл решени систем линейных алгебраических уравнений | |
| SU1372362A1 (ru) | Устройство дл контрол регистра сдвига | |
| SU1698886A1 (ru) | Устройство дл умножени полиномов над конечными пол ми GF(2 @ ) | |
| SU1662012A1 (ru) | Устройство дл обнаружени ошибок в несистематическом сверточном коде | |
| SU1711151A1 (ru) | Устройство дл делени чисел |