ты с переменным коэффициентом делени , выход которого соединен с входом формировател импульсов, счетный вход - с выходом генератора опорной частоты, вход записи - с вторым выходом формировател импульсов, а информационные входы - с выходами мультиплексора, управл ющий вход которого соединен с первым выходом формировател импульсов, а первый и второй информационные входы сое11 3 динены с выходами соответственно первого и Bl-oporo регистров пам ти, вход записи второго регистра пам ти соединен с третьим выходом блока управлени и с первым входом сброса делител частоты, второй вход сброса которого соединен с первым выходом блока управлени ,а выход - со счетным входом счетчика импульсов, выходы которого соединены с информационными входами первого и второго регистров пам ти.You have a variable division factor, the output of which is connected to the input of the pulse driver, the counting input is with the output of the reference frequency generator, the write input is with the second output of the pulse generator, and the information inputs are with the multiplexer outputs, the control input of which is connected to the first output of the pulse driver and the first and second information inputs of the co11 3 are dinene with the outputs of the first and Bl-oporo memory registers, respectively; the write input of the second memory register is connected to the third output of the control unit and to the first input A reset frequency divider, the second reset input of which is connected to the first output of the control unit, and the output to the counting input of a pulse counter, the outputs of which are connected to the information inputs of the first and second memory registers.
Изобретение относитс к импульсной технике и может быть использова но в устройствах измерительной техн ки и автоматики. Известен умножитель частоты следовани импульсов, содержащий делитель опорной частоты, блок управлени , счетчик импульсов, регистр пам ти , делитель частоты с переменным коэффициентом делени , счетчик и регистр переполнени , ключ, два коммутатора и формирователь импульсов fl 3. Hej ocTaTKOM данного устройства л етс невозможность сохранени скважности входного сигнала на выхо де устройства. Наиболее близким по .технической сущности вл етс устройство, содержащее последовательно соединенны первый счетчик импульсов, регистр пам ти, блок переноса, второй счетчик импульсов и формирователь импульсов , выход которого подключен к управл ющему входу блока переноса и первому входу блока коррекции, второй вход которого соединен с синхро низирующим входом запоминающего ре гистра и первым выходом блока управ лени , второй которого подклю чен к установочным входам делител частоты и первого счетчика импульсов , счетный вход которого соединен с выходом делител частоты, вхо которого соединен с выходом генератора опорных импульсов, а выходы разр дов - с информационными входами блока коррекции, первый вход вычитающего блока соединен с выходом блока коррекции, третий вход которого подключен к второму/выходу блока управлени , второй вход соединен с выходом генератора опорных импульсов, а выход - со счетным вхог дом второго счетчика импульсов 2 J. Однако это устройство не сохран ет скважнос.ть входного сигнала на выходе. Цель изобретени - стабилизаци скважности входного сигнала на выходе устройства. Поставленна цель достигаетс тем, что по первому варианту в умножитель частоты следовани импульсов , содержащий последовательно соединеннуе счетчик импульсов и первый регистр пам ти, вход записи которого соединен с первым выходом блока управлени , второй выход которого соединен с установочным входом счетчика импульсов, а вход подключен к входной шине умножител , делитель частоты, счетный вход которого соединен с выходом генератора опорной частоты, а также второй регистр пам ти и формирователь импульсов, первый выход которрго соединен с выходной шиной умножител , введены коммутатор , дополнительный счётчик импульсов , мультиплексор и делитель с переменным коэффициентом делени , выход которого соединен с входом формировател импул1)Сов, счетный вход с выходом генератора опорной частоты, вход записи - с вторым выходом формировател импульсов, а информационные входы - с выходом мультиплексора , управл ющий вход которого соединен с первым выходом формировател импульсовJ первый и второй информационные входы соединены с выходами соответственно первого и второго регистров пам ти, вход записи второго регистра пам ти соединен с третьим выходом блока управлени и первым входом сброса делител частоты, второй вход сброса которого соединен с первым выходом блока управлени , а выход - с первым входом коммутатора, второй вход которого соединен с входной шиной умножител , а первый и второй выходы соединены со счетными входами соответственно счетчика импульсов и дополнительного счетчика импульсов, выходы которого соединены с информационными входами второго регистра пам ти, а установочный вход - с четвертым выходом блока управлени . По второму варианту в умножитель частоты следовани импульсов, содержащий последовательно соединенные счетчик импульсов и первый регистр пам ти, вход записи которого соединен с первым выходом блока управлени второй выход которого соединен с уста.новочным входом счетчика импульсов, а вход подключен к входно шине умножител , делитель частоты, счетный вход которого соединен с вы ходом генератора опорной частоты, а также второй регистр пам ти и формирователь импульсов, первый выход которого : соединен с выходной шиной умножител у, введены мультиплексор |И делитель частоты с переменным коэ |фициентом делени ,выход которого со динен с входом формировател импульсов , счетный вход - с выходом гене;ратора опорной частоты, вход записи - с вторым выходом формировател импульсов, а информационные входы с выходами мультиплексора, управл ю щий вход которого соединен с первым выходом формировател импульсов , а первый и второй информационные входы соединены с выходами соот ветственно первого и второго регист ров пам ти, вход.записи второго регистра пам ти соединен с третьим вьпеодом блока управлени и с первым входом сброса делител частоты, вто рой вход сброса которого соединен с первым выходом блока управлени , а выход - со счетным входом счетчика импульсов, выходы которого соединен с информационнь1ми входами первого и второго регистров пам ти. На фиг.1 приведена структурна электрическа схема первого варианта устройства; на фиг.2 - то же, второго варианта устройства. I Умножитель частоты следовани импульсов (первый вариант) содержит последовательно соединенные счетчик 1 импульсов и первый регистр 2 пам ти, вход записи которого соединен с первым выходом блока 3 управлени ,второй выход которого соединен с установочным входом счетчика 1 импульсов, а вход подключен ко входной шине 4 умножител ,делитель 5 частоты, счетный вход которого соединен с выходом генератора 6 опорной частоты, а также второй регистр 7 пам ти, формировател| 8 импульсов, первый выход которого соединен с выходной шиной 9 умножител , 1соммутатор 10, дополнительный счетчик 11 импульсов, мультиплексор. 12 и делитель 13 с переменным коэффициентом делени , выход которого со,единен с входом формировател 8 импульсов , счетный вход - с выходом генератора 6 опорной частоты, вход записи - с вторым выходом формировате-. л 8 импульсов, а информационные входы - с выходами мультиплексора 12, управл ющий вход которого соединен с первым выходом формировател 8 импупьсов , первый и второй информационные входы соединены с выходами соответственно первого 2 и второго 7 регистров пам ти, вход записи второго регистра 7 пам ти соединен с третьим выходом блока 3 управлени и первым входом сброса делител 5 , частоты, второй вход сброса которого Соединен с первым выходом блока 3 управлени , а выход - с первым входом коммутатора 10, второй вход которого соединен с входной шиной 4 умножител , а первЕлй и второй выходы соединены со счетными входами соответствённо счетчика импульсов 1 и дополнительного счетчика 11 импульсов , выходы которого соединены с информационными входами второго регистра 7 пам ти, а установочный вход - с четвертым выходом блока 3 управлени . Умножитель частоты следовани импульсов (второй вариант), содержащий последовательно соединенные : счетчик 1 -импульсов и первьй ре- . гистр 2 пам ти, вход записи которого соединен с первым выходом блока 3 управлени ,второй выход которого со динен с установочным входом счетчи ка 1 импульсов, а вход подключен к входной шине 4 умножител , делитель 5 частоты, счетный вход которо го средйнен с выходом генератора 6 1опорной 4acTOTbij а также второй регистр 7-пам ти, формирователь 8 импульсов , первый выход которого соед нен с выходной шиной 9 умножител , мультиплексор 10 и делитель 11 част ты с переменным коэффициентом делени , выход которого соединен с входом формировател 8 импульсов, счетный вход - с выходом генератора 6 йпорной частоты, вход записи с вторым выходом формировател 8 импульсов, а информационные входы - с выходами мультиплексора 10, управл ющий вход которого соединен с первым выходом формировател 8 импульсов, а первый и второй информационные входы соединены с выходами соответственно первого 2 и вто рого 7 регистров пам ти, вход записи второго регистра 7 пам ти соединен с третьим выходом блока 3 управлени и с первым входом сброса делител 5 частоты, второй вход сбр са которого соединен с первым выходом блока 3 управлени , а выход - со счетным входом счетчика 1 импульсов, выходы которого соединены с информационными входами первого 2 и второго 7 регистров пам ти . Умножитель частоты следовани им пульсов по первому варианту (фиг.1) работает следующим образом. Импульсы с генератора 6 поступают на счетный вход делител 5, коэ фициент делени которого равен коэф фициенту умножени устройства. Сигн лы с в1Ях(да делител 5 с частотой -$- , где f о - частота опорного генерйтора 6, К,- коэффициент делени делител 5, поступают на вто рой вход коммутатора 10. Коммутатор 10 при единичном потенциале на шине 4 подключает выход делител 5 на вход счетчика 1, а при нулевом потенциале -на вход счетчика 11, За врем ig, соответствующее единичному потенциалу входного сиг нала в счетчике 1 образуетс код , а за врем Ч. - igj( соответствующее нулевому потенциалу входного си нала в счетчике 11 набираетс код период входного сигнала). Если скважность входного сигнала e,f равна то код счетчика 1 равен , - ), а код счетчика. 11 равен Мех с() По отрицательному перепаду сигнала на входе устройства блок 3 вырабатывает импульс, обеспечивающий перенос кода п из счетчика 1 в регистр 2 и сброс делител 5. По положительному перепаду входного сигнала устройства блок 3 вьфабатьшает импульс , обеспечивающий перенос кода fn из счетчика 11 в регистр 7 и сброс делител 5. По окончании переноса кодов из счетчиков 1 и 11 блок 3 производит сброс каждого из них. Мультиплексор 12 при единичном уровне на управл ющем входе (следовательно и на шине 9) подключит входы делител 13 к выходам ре;-истра 2, а при нулевом уровне-квыходам регистра 7, Рассмотрим работу устройства с делителем 13, выполненным на основе вычитающего счетчика импульсов. На выходах мультиплексора 12 посто нно находитс один из кодов h или т.. Как только с генератора 6 на вход делител 13 посту41ит число импульсов , равное записанному в нем коду , его все разр ды обнул тс и при следующем счетном импульсе установ тс в единицу, то есть на выходе делител 13 возникнет перепад ноль-единица, йо которому формирователь 8 сформирует импульс записи , кода Б. делитель 13, а затем изменит состо ние управл ющего входа мультиплексора 12. Первое переполнение делител 13 вызовет запись кода п , а формирователь 8 установит на входах делител 13 код m .. . bi Через врем -. f о на выходе делител 13 по витс импульс переполнени . Теперь кодm запишетс в делитель 13, а кодп З ста овитс на его входах. Теперь импульс 1переполнени по витс через врем вх вх - . т t,, -а Далее процесс повтор етс . Таки образом, на выходе устройства формируетс период вьЬсодного сигнала I T,S-S-Fv Fex , или частота Скважность выходного сигнала ус ройства определитс отношением i 6Х т.е. скважность входного и выходно го сигналов устройства одинакова. Работа второго варианта устрой .ства (фиг.2) отличаетс -от первого тем, что оно содержит только один счетчик 1, в котором при единичном уровне на входе устройства образуетс код и и блок 3 по отрицательному перепаду входного сигна i ла производит перенос кода п в р гистр 2, сбрасывает счетчик 1 и в теперь накапливаетс код m . По п ложитель ому перепаду входного сиг нала устройства блок 3 формирует и пульсы переноса кода m н регистр 7, а затем оп ть производит сброс счетчика 1. Далее работа во всех детал х совпадает с работой устройства по первому варианту. Устройство по первому варианту обладает высоким быстродействием, так как процессы формировани импульсов управлени счетчиками импульсов и регистрами пам ти разнесены во времени. Устройство по второму варианту обладает более низким быстродействием , но требует/значительнс/ меньших аппаратурных затрат и обладает лучшими энергетическими характеристиками , так как значительна дол потребл емой устройством мощности приходитс на быстродействующие узлы счетчиков импульсов. Поэтому в случа х , не требующих предельного бь1стр действи устройства, возможно использование второго варианта умножител частоты следовани импульсов. По сравнению с известным объектом - формировател ми фазометра Ф2-28, Предлагаемый умножитель частоты следовани импульсов при использовании во входных цеп х фазометра позволит понизить нижнюю рабочую частоту фазометра до 0,1 Гц (в 50 раз).The invention relates to a pulse technique and can be used in devices for measuring technology and automation. A pulse multiplying frequency multiplier is known that contains a reference frequency divider, a control unit, a pulse counter, a memory register, a variable division frequency divider, an overflow counter and register, a key, two switches and a pulse shaper fl 3. Hej ocTaTKOM of this device is impossible preservation of the duty cycle of the input signal at the output of the device. The closest in technical essence is a device containing serially connected first pulse counter, memory register, transfer unit, second pulse counter and pulse shaper, the output of which is connected to the control input of the transfer unit and the first input of the correction unit whose second input is connected with a synchronizing input of the memory register and the first output of the control unit, the second of which is connected to the installation inputs of the frequency divider and the first pulse counter, the counting input of which The first is connected to the output of a frequency divider, the input of which is connected to the output of the reference pulse generator, and the outputs of the bits are connected to the information inputs of the correction unit, the first input of the subtracting unit is connected to the output of the correction unit, the third input of which is connected to the second / output of the control unit, the second input It is connected to the output of the reference pulse generator, and the output is connected to the second pulse counter, 2 J. The device does not store an input signal at the output. The purpose of the invention is to stabilize the duty cycle of the input signal at the output of the device. The goal is achieved in that, in the first embodiment, a pulse multiplying frequency multiplier, comprising a serially connected pulse counter and a first memory register, the write input of which is connected to the first output of the control unit, the second output of which is connected to the set input of the pulse counter, and the input is connected to the input bus of the multiplier, the frequency divider, the counting input of which is connected to the output of the reference frequency generator, as well as the second memory register and pulse generator, the first output of which is dinene with multiplier output bus, a switch, an additional pulse counter, a multiplexer and a divider with a variable division factor are introduced, the output of which is connected to the input of the pulse former1) Sov, the counting input with the output of the reference frequency generator, the write input - with the second pulse driver output, and the information inputs - with a multiplexer output, the control input of which is connected to the first output of the pulse former; the first and second information inputs are connected to the outputs of the first and second p, respectively memory gistro, the recording input of the second memory register is connected to the third output of the control unit and the first reset input of the frequency divider, the second reset input of which is connected to the first output of the control unit, and the output to the first input of the switch, the second input of which is connected to the input bus of the multiplier , and the first and second outputs are connected to the counting inputs of the pulse counter and an additional pulse counter, respectively, the outputs of which are connected to the information inputs of the second memory register, and the setup input is from Werth output control unit. In the second embodiment, a pulse multiplying frequency multiplier comprising a pulse counter connected in series and a first memory register, whose recording input is connected to the first output of the control unit whose second output is connected to the set input of the pulse counter, and the input is connected to the input bus of the multiplier, divider frequency, the counting input of which is connected to the output of the reference frequency generator, as well as the second memory register and pulse shaper, the first output of which is: connected to the output bus of the multiplier y, A multiplexer | And a frequency divider with a variable division factor, whose output is connected to the pulse driver input, a counting input with a gene output, a reference frequency ramp, a recording input with a second pulse driver output, and information inputs with a multiplexer output controller The first input of which is connected to the first output of the pulse generator, and the first and second information inputs are connected to the outputs of the first and second memory registers, respectively; the input record of the second memory register is connected to the third one The control unit also has a frequency divider for the first input, the second reset input of which is connected to the first output of the control unit, and the output is connected to the counting input of the pulse counter, the outputs of which are connected to the information inputs of the first and second memory registers. Figure 1 shows the structural electrical circuit of the first embodiment of the device; figure 2 - the same, the second variant of the device. I The pulse multiplying frequency multiplier (the first option) contains a series-connected pulse counter 1 and a first memory register 2, whose recording input is connected to the first output of control unit 3, the second output of which is connected to the installation input of pulse counter 1, and the input is connected to the input bus 4 multipliers, a frequency divider 5, the counting input of which is connected to the output of the reference frequency generator 6, as well as the second memory register 7, the driver | 8 pulses, the first output of which is connected to the output bus 9 of the multiplier, 1 switch 10, an additional counter of 11 pulses, a multiplexer. 12 and a divider 13 with a variable division factor, the output of which is co, is single with the input of the imaging unit 8 pulses, the counting input with the output of the reference frequency generator 6, the recording input with the second output forming. l 8 pulses, and information inputs - with the outputs of multiplexer 12, the control input of which is connected to the first output of the imaging unit 8 impuses, the first and second information inputs are connected to the outputs of the first 2 and second 7 registers, respectively, the recording input of the second register 7 of memory connected to the third output of the control unit 3 and the first reset input of the splitter 5, the frequency, the second reset input of which is connected to the first output of the control unit 3, and the output to the first input of the switch 10, the second input of which is connected to the input pin another 4 multipliers, and the first and second outputs are connected to the counting inputs of the corresponding pulse counter 1 and an additional pulse counter 11, the outputs of which are connected to the information inputs of the second memory register 7, and the setup input with the fourth output of the control unit 3. The multiplier of the pulse frequency (the second option), containing in series: counter 1 pulses and first re-. memory 2, whose recording input is connected to the first output of control unit 3, the second output of which is connected to the installation input of the counter 1 pulses, and the input is connected to the input bus 4 of the multiplier, frequency divider 5, the counting input of which is average with the generator output 6 1 supporting 4acTOTbij as well as a second 7-memory register, a pulse shaper 8, the first output of which is connected to an output bus 9 of a multiplier, a multiplexer 10 and a divider 11 parts with a variable division factor, the output of which is connected to the pulse shaper input 8, c Aerial input — with a generator output of 6 ymp frequency; a recording input with a second output of the driver of 8 pulses, and information inputs of the outputs of a multiplexer 10, the control input of which is connected to the first output of the driver of 8 pulses, and the first and second information inputs of the outputs are respectively connected the first 2 and second 7 memory registers, the write input of the second memory register 7 is connected to the third output of control unit 3 and the first reset input of frequency divider 5, the second reset input of which is connected to the first output and 3 controls, and the output with the counting input of the pulse counter 1, the outputs of which are connected to the information inputs of the first 2 and second 7 memory registers. The multiplier of the pulse repetition frequency in the first embodiment (Fig. 1) works as follows. The pulses from the generator 6 are fed to the counting input of the divider 5, whose division coefficient is equal to the multiplication factor of the device. Signals with b1Yy (yes divider 5 with frequency - $ -, where f о is the frequency of the reference generator 6, K, is the division factor of divider 5, are fed to the second input of switch 10. Switch 10 at a single potential on bus 4 connects the divider output 5 at the input of counter 1, and at zero potential — at the input of counter 11, during time ig, the unit potential of the input signal in counter 1 forms a code, and during time H - ijj (the corresponding zero potential of the input signal in counter 11 is dialed code is the input signal period.) If the duty cycle of the input signal is drove e, f is equal to then the code of the counter 1 is equal to, -), and the code of the counter. 11 is equal to Fur with () According to a negative signal differential at the device input, unit 3 generates a pulse that transfers the code n from counter 1 to register 2 and resets the divider 5. By a positive difference in the input signal of the device, unit 3 prepares a pulse that ensures the transfer of the fn code from the counter 11 into register 7 and reset of divider 5. Upon completion of the transfer of codes from counters 1 and 11, block 3 resets each of them. Multiplexer 12 at the single level at the control input (and therefore at bus 9) connects the inputs of the divider 13 to the outputs of the re; -hister 2, and at zero level, the outputs of the register 7, Consider the operation of the device with the divider 13, made on the basis of a subtractive pulse counter . At the outputs of multiplexer 12, one of the codes h or t is constantly located. As soon as the generator 13 has a number of pulses equal to the code written in it, the bits have been folded and the next counting pulse is set to one, that is, a zero-one drop occurs at the output of divider 13, to which shaper 8 will generate a write pulse, code B. divider 13, and then change the control input state of multiplexer 12. The first overflow of divider 13 will cause code n to write, and shaper 8 will set at the entrance ah divider 13 code m ... bi Through time -. f o at the output of the divider 13 according to the VITS overflow pulse. Now the codem is written to divisor 13, and code 3 is set at its inputs. Now the overflow pulse is in time through time in in -. t t, -a. Further, the process is repeated. Thus, at the output of the device, a period of the i b signal I T, S-S-Fv Fex, or frequency is formed. The durability of the output signal of the device is determined by the ratio i 6X i.e. the duty cycle of the input and output signals of the device is the same. The operation of the second variant of the device (FIG. 2) differs from the first in that it contains only one counter 1, in which, at a single level, a code is formed at the input of the device and block 3, by a negative input signal drop, transfers the code n into registrar 2, resets counter 1 and now accumulates code m. On the basis of the potential difference in the input signal of the device, the unit 3 generates the transfer pulses of the code m n register 7, and then again resets the counter 1. Next, the work in all parts coincides with the operation of the device in the first embodiment. The device according to the first embodiment has a high speed, since the processes of formation of pulses controlling pulse counters and memory registers are separated in time. The device according to the second variant has a lower speed, but requires / considerable / less hardware costs and possesses better energy characteristics, since a significant share of the power consumed by the device is accounted for by high-speed pulse counter nodes. Therefore, in cases that do not require the maximum speed of the device, it is possible to use the second variant of the pulse frequency multiplier. Compared with the known object —formers of the F2-28 phase meter. The proposed multiplier of the pulse frequency when used in the input circuits of the phase meter will reduce the lower operating frequency of the phase meter to 0.1 Hz (50 times).
MM
II
i ii i