SU982002A1

SU982002A1 - Multiplicating-dividing device

Info

Publication number: SU982002A1
Application number: SU813290082A
Authority: SU
Inventors: Сергей Александрович Самарин
Priority date: 1981-05-25
Filing date: 1981-05-25
Publication date: 1982-12-15

Description

(54) МНОЖИТЕЛЬНО-ДБЛИТЕЛЬНОЕ УСТРОЙСТВО(54) DIVIDING DEVICES

Изобретение относитс к автоматике и вычислительной технике, в частности к устройствам дл выполнени множительно-делительных операций с частотно-импульсными сигналами.The invention relates to automation and computing, in particular, to devices for performing multiplying-dividing operations with frequency-pulse signals.

Известно множительно-делительное устройство, содержащее счетчики,делитель частоты, регистр пам ти, блоки управлени и группы элементов И С }Недостатком устройства вл етс конструктивна сложность.A multiplying-separating device is known that contains counters, a frequency divider, a memory register, control blocks, and groups of elements. And C} The disadvantage of the device is its structural complexity.

Известно также множительно-дели тельное устройство, содержащее счетчики , регистр пам ти, блок сравнени кодов, буферный узел, дифференцирукмцую цепь и элемент ИЛИ lДанное устройство характеризуетс сложностью технической реализации при широком диапазоне изменени входных частот.It is also known a multiplying-sharing device containing counters, a memory register, a code comparison unit, a buffer node, a differentiation circuit, and an OR element. This device is characterized by the complexity of its technical implementation with a wide range of input frequency variations.

Известно также множительно-делительное устройство, содержащее делитель частоты, вход которого соединен с шиной ввода первого сомножител делимого, элемент задержки, подключенный входом к управл ющему входу регистра пам ти, а выходом - к входу управлени установкой кода первого счетчика, соединенного выходом с информационным входом пам ти, подключенного выходом к первому входу блока сравнени кодов, соединенного вторым входом с выходом второго счетчика , а выходом - с выходом шиной устройства и с входом управлени установкой кода второго счетчика,счетный вход которого подключен к шине ввода второго сомножител делимого, а счетный вход первого счетчика сое10 динен с выходом элемента И, подключенного первым входом к шине ввода делител , а вторым входом - к выходу делител частоты и к первому входу формировател импульсов, соединенно15 го вторым входом с выходом блока сравнени кодов, а выxoдo л - с входом элемента 3.A multiplier-separating device is also known, which contains a frequency divider whose input is connected to the input bus of the first divisible factor, a delay element connected by an input to the control input of the memory register, and an output to the control input by setting the code of the first counter connected by the output to the information input the memory connected by the output to the first input of the code comparison unit connected by the second input to the output of the second counter, and the output to the output by the device bus and to the control input of setting the code to counter, the counting input of which is connected to the input bus of the second divisible factor, and the counting input of the first counter is connected to the output of the AND element connected to the splitter input bus by the first input, and to the first input of the frequency splitter and to the first input of the pulse shaper connected 15 It is the second input with the output of the code comparison block, and the output l - with the input of the element 3.

Недостатком прототипа вл етс сложность технической.реализации The disadvantage of the prototype is the difficulty of technical implementation.

20 из-за необходимости использовани счетчиков и регистра пам ти повышенной разр дности дл выполнени множительно-делительных операций с заданной точностью в широком диапазоне 20 because of the need to use counters and a high-resolution memory register to perform multiply-dividing operations with a given accuracy in a wide range

25 изменени входных частот.25 changes in input frequencies.

Цель изобретени - упрощение устройства . Цель достигаетс тем,что множительно-делительное устройство, содер30 жащее делитель частоты, вход которого соединен с шиной ввода первого сомножител делимого, элемент задержки , подключенный входом к управл ющему входу регистра пам ти, а выходом к входу управлени установкой кода первого .счетчика, соединенного выходом с информационным входом регистра пам ти, подключенного выходом к первому входу блока сравнени кодов, соединенного входом с выходом входного счетчика, а выходом - с выходной шиной устройства и с входом управле.ни установкой кода второго счетчика , счетный вход которого подключен к шине ввода второго сомножител делимого , содержит задатчик опорного кода, соединенный выходом с установочными входами первого и второго счетчиков, причем счетный вход первого счетчика подключен к шине ввода делител , а выход делител частоты соединен с входом элемента задержки. На чертеже изображена блок-схема множительно-делительного устройства. Устройство содержит делитель 1 ча тоты, элемент 2 задержки, первый и второй счетчики 3 и 4, регистр 5 пам ти , блок б сравнени кодов и задатчик 7 опорного кода. Делитель 1 соединен входом с шиной ввода первого сомножител делимого, а выходом - с входом элемента 2 задержки и с управ л ющим входом регистра 5 пам ти. Выход элемента 2 задержки подключен к входу управлени установкой кода сче чика 3, соединенного счетным входом с шиной -ввода делител , а выходом - с информационным входом регистра 5. Выход регистра 5 подключен к первому входу блока 6 сравнени кодов, соединенного вторым входом с ВЫ25ОДОМ счетчика 4, а вькодом - с выходной шиной устройства и с входом управлени установкой кода счетчика 4. Счетчик 4 подключен счет ным входом к шине ввода второго сомн жител делимого. Задатчик 7 опорного кода соединен выходом с установочным входами счетчиков 3 и 4. Множительно-делительное устройств работает следующим образом. Частота поступает на вход делител 1 частоты, с выхода которого импульсы частотой , /К (где К коэффициент делени делител 1) пост пают на вход элемента 2 задержки и н управл ющий вход регистра 5. При это в регистре 5 записываетс текущее значение кода с выхода счетчика 3, н счетный вход которого непрерывно поступают импульсы частоты -2. делимого По истечении времени, необходимого дл записи кода в регистр 5 с выхода элемента 2 задержки на вход управлени установкой кода счетчика 3 посту пает импульс, по которому счетчик 3 устанавливаетс в исходное состо ние При этом в счетчик 3 через его установочный вход записываетс в обратном коде число Hfo (где NO - опорный код, задаваемый задатчиком 7). Таким обазом , исходное состо ние счетчика 3будет соответствовать числу N - paaному N а - N o Of где основание кода; п - количество разр дов счетчика 3. Импульсы частоты 2 делимого,поступа на счетный вход счетчика 3, переполн ют этот счетчик и к моменту поступлени на управл к дий вход регистра 5 импульса с выхода делите 1 на выходе счетчика 3 формируетс код, соответствующий числу N : N- , непрерывно поступает с выхода регистра 5 на первый вход блока б сравнени , на второй вход которого поступает текущее значение кода счетчика 4, накапливающего импульсы частоты 2 второго сомножлтел делимого. При совпадении кодов блока б вырабатывает импульс выходной частоты , который подаетс на выходную шину устройства-и на вход управлени установкой кода счетчика 4. Счетчик 4 устанавливаетс в исходное состо ние,при этом по установочному входу в счетчик 4записываетс в обратном коде число NO, т.е. в исходном состо ние в счетчик 4 аналогично счетчику 3 записываетс число Np. Очевидно, что к моменту совпадени кодов на входах блока 6 (т.е. за интервал времени, равный периоду выходной частоты устройства) в счетчике 4 будет сформирован код числа N .-.No Учитыва , что N N получаем fi-f Таким образом, выходна частота множительно-делительного устройства равна отношению произведени частот первого и третьего частотных сигналов к произведению коэффициента делени делител 1 частоты и частоты второго частотного сигнгша. При установке кода на выходе задатчика 7 должно выполн тьс соотношение NP (где минимальное значение накапливаемого кода, определ емое требуемой точностью выполнени операций умножени и делени в устройстве). В этом случае коды N и N-j будут представл ть собой отклонение текущих значений кодовThe purpose of the invention is to simplify the device. The goal is achieved by multiplying-dividing a device containing a frequency divider, whose input is connected to the input bus of the first divisible factor, a delay element connected by an input to the control input of the memory register, and an output to the control input of setting the code of the first counter connected an output to the information input of a memory register connected by an output to the first input of a code comparison unit connected by an input to an output of an input counter, and an output to an output bus of a device and to a control input. Setting the code of the second counter, the counting input of which is connected to the input bus of the second divisible factor, contains the reference code master connected by the output to the installation inputs of the first and second counters, the counting input of the first counter connected to the divider input bus and the output of the frequency divider connected to the element input delays. The drawing shows a block diagram of a multiplying-separating device. The device contains a divider 1 of the clock, a delay element 2, the first and second counters 3 and 4, the memory register 5, the code comparison block b, and the reference code setting unit 7. Divider 1 is connected by an input to the input bus of the first multiplier of the dividend, and the output is connected to the input of the delay element 2 and to the control input of memory register 5. The output of the delay element 2 is connected to the control input of the installation of the counter code 3 connected by a counting input to the divider input bus, and the output to the information input of register 5. The output of register 5 is connected to the first input of the code comparison unit 6 connected by the second input to the counter OUTPUT 4, and the code with the output bus of the device and with the control input of the counter code setting 4. Counter 4 is connected by a counting input to the input bus of the second divisible doubler. The unit 7 of the reference code is connected to the output of the installation inputs of the counters 3 and 4. The multiplier-dividing device operates as follows. The frequency is fed to the input of frequency divider 1, from the output of which the pulses are frequency, / K (where K is the division factor of divider 1) is fed to the input of delay element 2 and the control input of register 5. In this case, register 5 records the current code value from the output counter 3, the counting input of which continuously receives pulses of frequency -2. divisible After the time required to write the code to the register 5 from the output of the delay element 2, the impulse is set at the input of the control of the installation of the counter code 3 and the counter 3 is reset to the initial state. At the same time, the counter 3 is written in the reverse code the number of Hfo (where NO is the reference code given by the setpoint generator 7). Thus, the initial state of the counter 3 will correspond to the number N - paa N a - N o Of where is the base of the code; n is the number of digits of counter 3. Pulses of frequency 2 divisible received at the counting input of counter 3 overflow this counter and by the time the control input enters register 5 of the pulse output divide 1 at the output of counter 3 a code corresponding to the number N is formed : N-, continuously coming from the output of register 5 to the first input of the comparison block b, the second input of which receives the current code value of the counter 4, which accumulates the frequency pulses 2 of the second divided signal. When the codes of the block b coincide, the output frequency pulse is generated, which is fed to the output bus of the device and to the control input of the installation of the counter code 4. Counter 4 is set to its initial state, while in the reverse code the number NO is written, t. e. In the initial state, the number Np is recorded in the counter 4 similarly to the counter 3. It is obvious that by the time the codes coincide on the inputs of block 6 (i.e., for a time interval equal to the period of the output frequency of the device), the code of the number N .- will be generated in counter 4. Taking into account that NN we get fi-f Thus, the output the frequency of the multiplier-divider is equal to the ratio of the product of the frequencies of the first and third frequency signals to the product of the division factor of the frequency divider 1 and the frequency of the second frequency signal. When installing the code at the output of the setter 7, the ratio NP (where the minimum value of the accumulated code determined by the required accuracy of the multiplication and division operations in the device) must be met. In this case, the codes N and N-j will be the deviation of the current values of the codes.

от минимально-допустимого, что позвол ет упростить конструкцию рассмотренного устройства по сравнению с прототипом путем уменьшени разр дности счетчиков 3 и 4, регистра 5 и блока 6. сравнени кодов при сохранении диапазонов изменени частот входных сигналов.from the minimum allowable, which allows to simplify the design of the considered device in comparison with the prototype by reducing the bit width of the counters 3 and 4, register 5 and block 6. comparison of codes while maintaining the frequency ranges of the input signals.

Claims

1. Author's certificate of the USSR 550635, cl. G 06 F 7/39, 1975.

2. Authors certificate of the USSR 684709, cl. H 03 B 19/00, 1977.

3. USSR author's certificate

No. 423126, cl. G 06 F 7/52, 1971 (prototype).

,

/