SU1109895A1

SU1109895A1 - Digital delay line

Info

Publication number: SU1109895A1
Application number: SU833536935A
Authority: SU
Inventors: Олег Владиславович Коблов; Игорь Анатольевич Мереминский; Марк Семенович Подлубный
Original assignee: Предприятие П/Я В-2132
Priority date: 1983-01-10
Filing date: 1983-01-10
Publication date: 1984-08-23

Abstract

ЦИФРОВАЯ ЛИНИЯ ЗАДЕРЖКИ, содержаща оперативное запоминаннцее устройство, информационный вход которого соединен с входной шиной устройства , счетчик текущего адреса и тактовьй генератор, отличающа с тем, что, с целью расширени функциональных возможностей путем получени задержки на произвольное число тактов, в нее введены посто нное запоминакщее устройство, двоичный счетчик, дешифраторы нул И состо ни т, два сумматора, два коммутатора и элемент ИЛИ-НЕ, причем вход двоичного счетчика подключен к выходу тактового генератора, а выходы - к входам посто нного запоминакицего устройства, дешифраторов нул и соединени m и управл ющим входам первого коммутатора, информационньм входом подключенного к выходу оперативного запоминающего устройства , а выходами - к выходным шинам, выход дешифратора нул соединен с входом счетчика текущего адреса , выходы которого, а также выходы посто нного запоминающего устройства через первый сумматор подключены к первым входам втсфого сумматора, выходы которого соединены с адресныi ми входами оперативного запоминающего устройства, а вторые входы - с (f) выходами второго коммутатора, первые входы второго коммутатора подключены к управл ющим шинам, вторые к нулевой шине, а управл юш;ий вход через элемент ИЛИ-НЕ подключен к выходу переноса первого сумматора и выходу дешифратора состо ни т, подключенному также к управл ющему со входу оперативного запоминающего устройства. 00 :о елA DIGITAL DELAY LINE, containing an operational memory device, the information input of which is connected to the device input bus, a current address counter and a clock generator, which in order to extend the functionality by obtaining a delay of an arbitrary number of cycles, a permanent memory is entered into it a device, a binary counter, zero AND decoders, two adders, two switches, and an OR NOT element, with the binary counter input connected to the clock generator output, and the outputs to the inputs of the permanent storage device, zero decoders and connections m and the control inputs of the first switch, the information input connected to the output of the random access memory, and the outputs to the output buses, the output of the zero decoder is connected to the input of the current address counter, the outputs of which are as well as the outputs of the permanent storage device through the first adder are connected to the first inputs of the current adder, the outputs of which are connected to the addressable inputs of the operational storage device The second inputs are connected to (f) the outputs of the second switch, the first inputs of the second switch are connected to control buses, the second to the zero bus, and the control input; through the OR element is not connected to the transfer output of the first adder and the decoder output This is also connected to the controller from the random access memory. 00: o ate

Description

Изобретение относитс к радиоэлектронике и предназначено дл использовани в устройствах обработки дискретной информации, например, коррел торах, датчиках случайныхThe invention relates to radio electronics and is intended for use in devices for processing discrete information, e.g., correlators, sensors of random

чисел, синхронизаторах.numbers, synchronizers.

Известна цифрова лини задержки , построенна на основе оперативного запоминающего устройства по,; принципу без сдвига информации П1 Known digital delay line, built on the basis of random access memory by ;; principle without shifting information P1

Недостатком такого устройства вл ютс ограниченные функциональные возможности из-за невозможности получить отводы.The disadvantage of such a device is its limited functionality due to the inability to obtain elbows.

Наиболее близкой по технической сущности к изобретению вл етс цифрова лини задержки, также построенна по принципу без сдвига информации и сос то ща из оперативного запоминающего устройства (ОЗУ), на п адресов (п - количество тактов задержки), счетчика текущего адре ,са, выходы которого подключены к адресным входам ОЗУ, а на тактовый вхо поступают сигналы с тактового генератора С 21.The closest to the technical essence of the invention is a digital delay line, also constructed according to the principle without shifting information and is from the random access memory (RAM), to n addresses (n is the number of delay ticks), the current adress counter, sa which is connected to the address inputs of the RAM, and the clock input signals from the clock generator C 21.

Недостаток данного устройства заключаетс также в ограниченных функциональных возможност х.The disadvantage of this device also lies in the limited functionality.

Цель изобретени - расширение функциональных возможностей.The purpose of the invention is to expand the functionality.

Поставленна цель достигаетс тем, что в линию задержки, содержа .щую оперативное запоминающее устройство , информационный вход которого соединен с входной шиной устройства, счетчик текущего адреса и тактовый генератор, введены посто нное запоминающее устройство, двоичный счетчик , дещифраторы нул и состо ни ; , два сумматора, два коммутатора и элемент ИЛИ-НЕ, причем вход двоичного счетчика подключен к выходу тактового генератора, а выходы - к адресным входам посто нного запоминающего устройства, дешифраторов нул и состо ни Иг и управл ющим входам первого коммутатора, информационным входом подключенного к выходу оперативного запоминающего устройства, а выходами - к выходным шинам, выход дешифратора нул соединен с входом счетчика текущего адрес выходы которого, а также выходы посто нного запоминан цего устройства через первый сумматор подключены к первь1м входам второго сумматора, выходы которого соединены с адреснымиThe goal is achieved by the fact that a permanent memory device, a binary counter, zero digits and status digits are entered into the delay line, containing a random access memory, whose information input is connected to the device input bus, current address counter and clock generator; , two adders, two switches and an OR-NOT element, with the binary counter input connected to the clock generator output, and the outputs to the address inputs of the permanent memory, zero decoders and the state of the I and the control inputs of the first switch, the information input connected to the output of the random access memory, and the outputs to the output buses, the output of the decoder zero is connected to the input of the current counter whose outputs, as well as the outputs of the permanent memory of the device through the first adder Connected to the first inputs of the second adder, the outputs of which are connected to the address

входами оперативного запоминающего устройства, а вторые входы - с выходами второго коммутатора, первые входы второго коммутатора подключены к управл ющим нам. вторые - к нулевой шине, а управл ющий вход через элемент ШТИ-НЕ подключен к выходу переноса первого сумматора и выходу дешифратора состо ни м, подключенному также к управл ющему входу оперативного запоминающего устройства . .the inputs of the operational storage device, and the second inputs - with the outputs of the second switch, the first inputs of the second switch are connected to the control us. the second ones are connected to the zero bus, and the control input is connected via the STI element to the transfer output of the first adder and the output of the state decoder, which is also connected to the control input of the random access memory. .

На чертеже приведена структурна схема цифровой линии задержки.The drawing shows a block diagram of a digital delay line.

Лини задержки содержит тактовый генератор 1, двоичный счетчик 2, дешифратор 3 нул , дешифратор 4 состо ни m (т - число отводов линии задержки), счетчик 5 текущего адреса , посто нное запоминающее устройство (ПЗУ) 6, сумматор 7, оперативное запоминающее устройство (ОЗУ) 8, коммутатор 9, сумматор 10, коммутатор 11 и элемент ИЛИ-НЕ 12.The delay line contains a clock generator 1, a binary counter 2, a decoder 3 zero, a decoder 4 states m (t is the number of taps of the delay line), a counter of the current address 5, a persistent storage (ROM) 6, an adder 7, random access memory ( RAM) 8, switch 9, adder 10, switch 11 and the element OR NOT 12.

При этом счетный вход счетчика 2 подключен к выходу генератора 1, выходы счетчика 2 подключены к адресным входам ПЗУ 6, входам дешифраторов 3 и 4, и управл ющим входам коммзггатора 9, подключенного к выходу ОЗУ 8. Выходы коммутатора 9 вл ютс отводами линии задержки. К выходам ПЗУ подключены первые входы сумматора 7, вторые входы которого подключены к выходам счетчика 5, входам подключенного к выходу дещифратора 3 нул , выходы, сумматора 7 подключены к первым входам сумматора 10, выход переноса сумматора 7 соединен с первым входом элемента ИЛИ-НЕ 12, второй вход которого соединен с выходом дешифратора 4 состо ни П и управл кнцим входом ОЗУ 8, а выход с управл нщим входом коммутатора 11, первые входы которого подключены к управл кнцим шинам линии задержки, вторые входы - к нулевой шине, а выходы - к вторым входам сумматора 10, выходами подключенного к адресным входам ОЗУ 8.The counter input of counter 2 is connected to the output of generator 1, the outputs of counter 2 are connected to the address inputs of ROM 6, the inputs of decoders 3 and 4, and the control inputs of the commutator 9 connected to the output of RAM 8. The outputs of switch 9 are tapes of the delay line. The outputs of the ROM are connected to the first inputs of the adder 7, the second inputs of which are connected to the outputs of the counter 5, the inputs connected to the output of the decoder 3 zero, the outputs of the adder 7 are connected to the first inputs of the adder 10, the transfer output of the adder 7 is connected to the first input of the element OR NOT 19 the second input of which is connected to the output of the decoder 4 state P and controlling the input of RAM 8, and the output from the control input of the switch 11, the first inputs of which are connected to the control line of the delay line, the second inputs to the zero bus, and the outputs to second entrance Dam adder 10, the outputs connected to the address inputs of RAM 8.

Устройство работает следующим образом.The device works as follows.

На первые входы коммутатора 11 подаетс , двоичный код числа тактов задержки, на вторые входы - логические нули, на вход ОЗУ 8 - задерживаема информаци . Весь рабочий цикл цифровой Линии задержки разделенTo the first inputs of the switch 11, a binary code of the number of delay ticks is supplied, to the second inputs - logical zeros, to the input of the RAM 8 - delayed information. The entire working cycle of the digital delay line is divided

на (w+1) подциклов: тг под циклов считьгеани информации из ОЗУ 8 и подцикла записи входной инфррмации в ОЗУ. В начале рабочего цикла, когда состо ние счетчика 2 равно нулю, дешифратор 3 формирует импульс, который увеличивает содержимое счетчика 5 текущего адреса на единицу. Одновременно по нулевому адресу, определ емому счетчиком 2, из ПЗУ выбираетс дополнительный код абсолютной задержки первого отвода, который подаетс на первые входы сумматора 7, на вторые входы которого подано содержимое счетчика 5. Таким образом , на выходе сзпмматора 7 вьфабатьгааетс адрес первого отвода, равный разности между текущим адресом и абсолютным значением задержки первого отвода.on (w + 1) subcycles: tg under cycles to find information from RAM 8 and a sub cycle of the input information recording in RAM. At the beginning of the work cycle, when the state of counter 2 is zero, the decoder 3 generates a pulse, which increments the contents of counter 5 of the current address by one. At the same time, at the zero address determined by counter 2, the additional absolute delay code of the first tap is selected from the ROM, which is fed to the first inputs of the adder 7, to the second inputs of which the contents of the counter 5 are fed. Thus, the output of the first tap, equal to the difference between the current address and the absolute value of the delay of the first tap.

При формировании адреса отвода необходимо анализировать знак разности между текущим адресом и абсолютным значением задержки каждого отвода . Если разность отрицательна , то к полученной разности необходимо прибавить подаваемое на первые входы коммутатора 11 число п, равное числу тактов задержки. Полученна сумма и будет адресом, по которому в ОЗУ находитс нужна информаци .When forming the address of the tap, it is necessary to analyze the sign of the difference between the current address and the absolute value of the delay of each tap. If the difference is negative, then to the resulting difference it is necessary to add the number n supplied to the first inputs of the switch 11 equal to the number of delay ticks. The amount received will be the address at which information is needed in the RAM.

Об отрицательном знаке разности на сумматоре 7 с нулевого по (т-1)-й циклы работы устройства свидетельствует отсутствие сигнала переноса на этом сумматоре. При этом на вькоде элемента ИЛИ-НЕ 12 по вл етс единичный сигнал, который пропускает на выход коммутатора 11 двоичное число п. В итоге на адресные входы ОЗУ 8 подаетс сформированныйадрес отвода.The negative sign of the difference on the adder 7 from the zero to (t − 1) th device operation cycles is indicated by the absence of a transfer signal on this adder. In this case, a single signal appears in the code of the OR-NOT 12 element, which passes the binary number n to the output of the switch 11. As a result, the generated retraction address is fed to the address inputs of the RAM 8.

Если перенос на сумматоре 7 есть (при положительном знаке разности), то на выходе элемента ИЛИ-НЕ 12 по вл етс сигнал логического нул , который пропускает на вькод коммутатора 1 1 логические нули, при этом адрес сформированный на сумматоре 7, не измен етс .If the transfer on the adder 7 is (with a positive difference sign), then the output of the OR-NOT 12 element is a logical zero signal, which passes logical zeros to the switch 1 1 1 and the address formed on the adder 7 does not change.

По сформированному в сумматоре 10 адресу происходит считывание информации с ОЗУ и вьщача ее на первьм вьосод коммутатора 9 - первый отвод линии задержки. На следующем подцикле счетчик 2 увеличивает свое значение на единицу, весь процесс формировани адреса повтор етс и на втором выходе коммутатора 9 по вл етс информаци . Аналогичные процессы повтор ютс вплоть до (m-l)-ro подцикла включительно.Formed in the adder 10 address is read information from the RAM and send it to the first vyosod switch 9 - the first tap of the delay line. In the next sub-loop, counter 2 increases its value by one, the whole process of forming the address is repeated, and information appears on the second output of switch 9. Similar processes are repeated up to and including the (m-l) -ro subcycle.

На п подцикле из ПЗУ 6 по адресу п считываютс нули. В результате на первых входах сумматора 10 по вл ютс сигналы со счетчика 5, Т.е. текущий адрес. В этот же -момент дешифратор 4 состо ни 1/п подает сигнал логической единицы на один из входов элемента ИЛИ-НЕ12, по вл ющийс при этом на выходе элемента ИЛИ-НЕ сигнал логического нул , который к выходам коммутатора 11 (вторым входом коммутатора) подключает его коммутатор 10 (вторые входы, наOn the p sub-cycle from ROM 6, the zeros are read at address n As a result, signals from counter 5, i.e., appear at the first inputs of the adder 10. current address. At the same time, the 1 / n state decoder 4 sends a signal of a logical unit to one of the inputs of the OR-HE12 element, which appears at the output of the OR-NOT element of a logical zero signal to the outputs of the switch 11 (the second input of the switch) connects its switch 10 (second inputs on

которых присутствуют сигналы логического нул ). В итоге на адресные входы ОЗУ 8 подаетс текущий адрес со счетчика 5. По этому адресу на iW-HOM подцикпе происходит записьwhich signals are present logical zero). As a result, the current address from counter 5 is supplied to the address inputs of RAM 8. At this address, the iW-HOM sub-cycle is recorded

входной информации в ОЗУ.input information in the RAM.

Далее содержимое счетчика 2 становитс равным О и весь рабочий цикл повтор етс снова.Next, the contents of counter 2 become equal O, and the entire working cycle is repeated again.

Выше описана работа линии задержки на произвольное число тактов задержки .The above describes the operation of the delay line for an arbitrary number of clock ticks.

При длине линии задержки, равной степени два, на выходе сумматора 7 всегда будет присутствовать сигнал переноса, на выходе элемента 12 и, следовательно, на выходах коммутатора 11 - сигналы логического нул , что говорит о том, что при выполнении линии задержки на число тактов , задержки, равного степени два, элемент 12, коммутатор 11 и сумматор 10 из устройства можно исключить, а выходы сумматора 7 подключить к адресным входам ОЗУ 8 непосредственно.When the length of the delay line is equal to two, the transfer signal will always be present at the output of the adder 7, the output of the element 12 and, therefore, the outputs of the switch 11 are logical zero signals, which means that when the delay line is executed by the number of ticks, delays of equal degree two, element 12, switch 11 and adder 10 can be excluded from the device, and the outputs of adder 7 can be connected to the address inputs of RAM 8 directly.

Claims

A DIGITAL DELAY line, containing random access memory, the information input of which is connected to the input bus of the device, a current address counter and a clock generator, characterized in that, in order to expand functionality by obtaining a delay of an arbitrary number of clock cycles, a permanent memory device is introduced into it , a binary counter, zero and state decoders, two adders, two switches and an OR-HE element, the input of the binary counter being connected to the output of the clock generator, and the outputs being to the inputs of the permanent storage device, zero decoders and connections and the control inputs of the first switch, the information input connected to the output of the random access memory, and the outputs to the output buses, the output of the zero decoder is connected to the counter input of the current address, the outputs of which, as well as the outputs of read-only memory through the first adder are connected to the first inputs of the second adder, the outputs of which are connected to the address inputs of random access memory, and the second inputs odes - with the outputs of the second switch, the first inputs of the second switch are connected to the control buses, the second to the zero bus, and the control input through the OR-HE element is connected to the transfer output of the first adder and the output of the state decoder u, also connected to the control input of the random access memory.

>

ί