SU1108449A1 - Микропрограммное устройство управлени - Google Patents

Abstract

МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее блок пам ти, дешифратор, регистр адреса, регистр микрокоманд, мультиплексор, коммутатор , генератор тактовых импульсов, триггер и элемент ИЛИ, причем группа информационных входов мультиплексора  вл етс  группой входов логических условий устройства, группа управл ющих входов мультиплексора соединена с группой выходов кода логических условий регистра микрокоманд , группа выходов кода немодифицируемых разр дов адреса которого соединены с первой группой (п-1}-информационных входов коммутатора (где П 2), п -и информационный вход первой группы которого соединен с выходом элемента ИЛИ, первый вход которого соединен с выходом модифицируемого разр да регистра микрокоманд, группа информационных входов которого соединена с группой выходов блока пам ти, группа адресных входов которого соединена с группой выходов дешифратора , группа входов которого соединена с группой выходов регистра адреса , группа информационных входов которого соединена с группой выходов коммутатора, втора  группа информационных входов которого  вл етс  группой входов кода команды устройства , второй вход элемента ИЛИ соединен с выходом мультиплексора, входы синхронизации регистра адреса и регистра микрокоманды соединены соответственно с первым и вторым выходами генератора тактовых импульсов , вход запуска которого i соединен с выходом триггера, вход установки в единицу которого  вл етс  входом пуска устройства, о тличающеес  тем, что, с целью уменьшени  объема оборудовани , дополнительно содержит сумматор , группу m элементов И (, 2 ...), шифратор преобразовани  кодов модулей и шифратор преобразовани  остатков, причем группа выходов 00 4 4 СО кода операций регистра микрокоманд и группа выходов регистра адреса соединены соответственно с группами входов шифратора преобразовани  кодов модулей и шифратора преобразовани  остатков, группы выходов которых соединены соответственно с первым и вторым входами сумматора, m выходов которого соединены соответственно с первыми входами элементов И группы, вторые входы которых соединены с третьим выходом генератора тактовых импульсов, Оп+1)-й выход сумматора соединен с управл ющим входом коммутатора, выходы i -х ( -i 1, 2,...,m -1) элементов И группы  в

Description

ства, выход элемента И группы

триггера.

Изобретение относитс  к автомати ке и вычислительной технике и может j6biTb использовано в ЭВМ, вычислительных и управл ющих системах с микропрограммным управлением. Известно микропрограммное устрой ство управлени , содержащее блок пам ти микрокоманд, регистр адреса, регистр микрокоманд, генератор тактовых импульсов, блок проверки логи ческих условий, элементы И C.J Недостатком этого устройства  вл етс  большой объем блока пам ти. Известно также микропрограммное устройство управлени , содержащее регистр адреса, регистр микрокоманд блок пам ти микропрограмм, формиров тель адреса, генератор тактовых импульсов , триггер 2 . Недостатком этого устройства  вл етс  низка  экономичность,обусловленна  избыточностью блока пам т Наиболее близким к предлагаемому по технической сущности и достигаемому результату  вл етс  микропрограммное устройство управлени , содержащее блок пам ти, дешифратор, регистр адреса, регистр микрокоманд мультиплексор, коммутатор, генерато тактовых импульсов, триггер пуска, элемент ИЛИ, причем вход логических условий устройства и выход кода логических условий регистра микрокоманд соединены с информационным и управл ющим входами мультиплексора соответственно, выход которого соед нен с первым входом элемента ИЛИ, в ходы немодифицируемьга: разр дов выхода адреса регистра микрокоманд соединены с входами немодифицируемы разр дов первого информационного входа коммутатора, выход модифицируемого разр да выхбда адреса ре- , гистра микрокоманд соединен с вторы входом элемента ИЛИ, выход которого соединен с входом модифицируемого разр да информационного входа комму татора, эход кода операции устройства соединен с вторым информационным входом коммутатора, выход которого соединен с информационным входом регистра адреса, вход пуска устройства соединен с 5 -входом триггера пуска, выход которого соединен с входом генератора тактовых импульсов, первый и второй выходы генератора тактовых импульсов соединены с синхровходами регистра адреса и регистра микрокоманд соответственно , выход регистра адреса соединен с входом дешифратора, выход которого соединен с входом блока пам ти, выход блока пам ти соединен с информационным входом регистра микрокоманд, выход операционной части которого  вл етс  выходом микроопераций устройства, выход конца микрокоманды выхода операционной части регистра микрокоманд соединен с управл ющим входом коммутатора, выход конца работы выхода операционной части регистра микрокоманд соединен с R -входом триггера пуска ГЗ. Недостатком этого устройства  вл етс  большой объем блока пам ти, обусловленный избыточностью операционных частей микрокоманд. Эта избыточность по вл етс  в результате неэффективного использовани  методов кодировани  и записи информации.. В устройстве используетс  двоичньй код записи операционных частей микрокоманд , который  вл етс  громоздким. Избыточность блока пам ти составл ет ( где - количество микрокоманд, хранимых в блоке пам ти; п - основание кода, используемого дл  записи операционной части микрокоманды. Таким образом, в известном устройстве не реализована возможность кодировани  операционных частей с использованием кодов с основанием п 2, что существенно увеличивает разр дность

микрокоманд. Как следует из формулы (1), увеличени  основани  кодов операционных частей в 2 раза уменьшает объем блока пам ти на Ф  чеек. Избыточный объем блока пам ти ведет к увеличению затрат на производство микропрограммных управл ющих устройств , так как основные затраты (до 90%) приход тс  на блок пам ти.

Цель изобретени  - уменьшение объема оборудовани  устройства.

Поставленна  цель достигаетс  тем, что в микропрограммное устройство управлени , содержащее блок пам ти, дешифратор, регистр адреса, регистр микрокоманд, мультиплексор, коммутатор, генератор тактовых импульсов , триггер и элемент ИЛИ,причем группа информационных входов мультиплексора  вл етс  группой входов логических условий устройства группа управл ющих входов мульти- плексора соединена с группой выходов кода логических условий регистра микрокоманд, группа выходов кода немодифицируемых разр дов адреса которого соединена с первой группой (n-1j информационных входов коммутатора (где п 2), и-и информационный вход первой группы которого соединен с выходом элемента ИЛИ, первый вход которого соединен с выходом модифицируемого разр да регистра микрокоманд , группа информационных входов которого соединена с группой выходов блока пам ти, группа адресных входов которого соединена с группой выходов дешифратора, группа входов которого соединена с группой выходов регистра адреса, группа информационных входов которого соединена с группой выходов коммутатора, втора  группа информационных входов которого  вл етс группой входов кода команды устройства , второй вход элемента ИЛИ соединен с выходом мультиплексора, входы синхронизации регистра адреса и регистра микрокоманды соединены соответственно с первым и вторым выходами генератора тактовых импульсов , вход запуска которого соединен с выходом триггера, вход установки в единицу которого  вл етс  входом пуска устройства/ введены сумматор, группа т-элементов И (т 1,2....) пшфратор преобразовани  кодов модулей и шифратор преобразовани  остатков , причем группа выходов кода

операций регистра микрокоманд и группа выходов регистра адреса соединены соответственно с группами входов шифратора преобразовани  кодов моду-

лей и шифратора преобразовани  остатков , группы выходов которых соединены соответственно с первым и вторым входами сумматора, выходов которого соединены соответственно с первыми входами m элементов И группы, вторые входы которых соединены с третьим выходом генератора импульсов, (т + 1)-й выход сумматора соединен с управл ющим входом коммутатора, выходы i -х

(i 1,2,...,tn-1) элементов И группы  вл ютс  управл ющими выходами устройства, выход т-го элемента И группы соединен с входом установки в ноль триггера .

Любое число можно представить в виде

I D ,

где п - основание кода,

с - остаток,

k-h - ричный код числа 3)ч При этом величина . Следовательно, дл  задани  операционной части микрокоманды необходимо иметь только код k который в двоичной форме хранитс  в блоке пам ти предлагаемого устройства. Величину остатка с можно задавать по адресу микрокоманды в блоке пам ти. Таким образом, уменьшаетс  количество-разр дность информации, кранимой в блоке пам ти.

Например, использу  основание кода 5 число too (в двоичной форме записи 1100100) можно представить в виде , где 20 (10100) хранитс  в блоке пам ти. В этом случае вели-

чина с 0. Объем блока пам ти уменьшаетс  на 3 разр да. Так дл  записи числа 130 в блоке пам ти достаточно вместо 8 разр дов хранить 5 разр дов с использованием кода с п 5 или 4

разр да при п 10. В этих случа х остаток с 0.

Остаток формируетс  по адресу микрокоманды в блоке пам ти шифратором преобразовани  остатков, причем

каждому адресу микрокоманды поставлен соответственно один оста- ок.

Введение шифратора преобразовани  остатков позвол ет формировать остаток необходимой величины по адресу микрокоманды в блоке пам ти устройства . Введение шифратора преобразовани  кода модул  и обусловленных им св зей позвол ет преобразовывать двоичный эквивалент h -рнчного кода операционной части микрокоманды в двоичный код. Использование сумматора и соответствуюищх иму св зей из преобразованного кода операционной части микрокоманды и соответствующего кода остатка дает-вгозможность получить код микрооперации путем их суммировани . Введение группы элементов И и обусловленных ими св зей позвол ет синхронизировать вьщачу микроопераций . На фиг. 1 приведена функ иональна  схема устройства; на фиг.2 - схема сумматора, на фиг. 3 и 4 - примеры выполнени  шифраторов преобразовани  остатков и кодов модул  соответственно . Функциональна  схема устройства (фиг.1) содержит блок 1 пам ти, шифратор 2 преобразовани  остатков, шиф ратор 3 преобразовани  кодов модуjлей ,сумматор 4, регистр 5 адреса, регистр 6 микрокоманд, дешифратор 7, генератор 8 тактовых импульсов, коммутатор 9, мультиплексор 10, триггер 11, группу элементов И 12, элемент ИЖ 13, вход 14 пуска устройств группы входов 15 и 16 логических условий и кода команды устройства соот ветственно, группу выходов 17 микроопераций устройства, в том числе выход 17.1 микроопераций конца работы. выход 18 шифратора 2 преобразовани  остатков, выход 19 шифратора 3 преоб разовани  кодов модулей, выходы 20 сумматора 4, в том числе выход 20.1 микрооперации конца команды. Каждый разр д сумматора 4 (фиг.2) 21.1,...,21.а,...,21.ш состоит из двух групп элементов, вьтолн ющих функцию сумма по модулю два. Содержащих первый 22Г и второй 23i :элементы 2И-ИЛИ (i 1 ,№), первый 24V и второй 25-1 элементы И-НЕ,кроме того сумматор содержит первый (т-1)-й элементы И-НЕ 26.1,..., 26.(ш-1), соответственно формирующие сигналы переноса в старший разр д. На фиг. 3 и 4 представлены таблица (в) и пример (Б) конкретного выполнени  шифратора 2 и шифратора 3 в зависимости от заданных условий функционировани , где показаны первый - третий элементы НЕ 27-29 шифратора 2 соответственно, первый - третий элементы НЕ 30-32 шифратора 3 соответственно, входные сигналы выходные сигналы -ч,. Назначение основных узлов устройства состоит в следующем. Блок 1 пам ти предназначен дл  хранени  микрокоманд, которые считываютс  по тактовым импульсам, постздтающим на синхро-вход регистра 6 микрокоманд. ПЬ фратор преобразовани  остатков предназначен дл  преобразовани  кодов адресов микрокоманд в коды остатков, соответствующих операционным част м микрокоманд,хранимых по данному адресу. Шифратор 3 предназначен дл  преобразовани  двоичного эквивалента п -ричного кода операционной части микрокоманды в двоичныйкод. Сумматор 4 служит дл  формировани  кода микроопераций путем суммировани  преобразованного П-ричного кода и кода остатков. Сумматор функционирует следующим образом. На вход 18 поступает код остатка, причем значение остатка не превышает п-1, где п -основание кода, поэтому входы сумматора, соответствующие поступлению остатка, начина  с (a+D-ro разр да (а ) соедин ютс  с нулевым потенциалом источника питани . На вход 19 поступает двоичный код, полученный из двоичного эквивалента П-ричного кода. Если и одном разр де значени , поступающие на входы 18 и 19, равны 1, то происходит переполнение разр да и на выходе элемента 2 И-ИЛИ 22t по вл етс  Нулевой сигнал, поступающий на вход элемента И-НЕ 25 i .. С выхода элемента И-НЕ 24 нулевой сигнал поступает на вход элемента И-НЕ 261 , который формирует сигнал переноса в старший разр д. Если существовал перенос из предьдущего разр да, то на втором входе элемента И-НЕ 25i имеетс  единичный сигнал, такой же сигнал поступает на вход элемента 2 И-ИЛИ 23i..C выхода элемента И-НЕ 25i на второй вход элемента И-НЕ 261 поступает нулевой сигнал. Тогда на его выходе образуетс  единичный сигнал переноса в старший разр д. Переполнение разр да может насту пить при поступлении на вход элементу И-НЕ 25i и элемента 2 И-ИЛИ 23i соответственно сигнала переноса из младшего разр да и с выхода элемента 2 И-ИЛИ 22 iПри этом на входы 18 и 19 поступает комбинаци  10 или 01, а на выходе 20 присутствует нулевой сигнал . В других случа х переполнение не наступает. В старших разр дах, начина  с («+1)-го, а также в первом разр де, переполнение может наступить лишь при равенстве 1 сигналов с входов 18 и 19, а при комбинации на них 01 или 10 и нулевом сигнале переноса из младшего разр да, сигнал переноса в еледующий разр д не формируетс . Регистр 5 адреса служит дл  хранени  адреса микрокоманды, поступающей на него с выхода коммутатора 9. Регистр 6 микрокоманд хранит мик рокоманду после считывани  ее из блока 1 пам ти. Этот регистр содержит поле 6.1, в котором записываютс  коды логичес ких условий, поле 6.2, где записываетс  код операционной части микро команды, поле 6.3, где задаетс  адр следующей микрокоманды. Генератор 8 тактовых импульсов с хронизирует работу устройства по та товым импульсам 1Г , f.j, Tj. По им пульсу V, в регистр 5 адреса заноситс  адрес микрокоманды, по импуль 2 в регистр 6 из блока 1 пам ти C тываетс  микрокоманда, по импульсу t, из сумматора 4 код микроопераций поступает на выходы 17 уст ройства. Коммутатор 9 предназначен дл  ввода в устройство кода операции с входа 16 или адреса очередной микро команды с выхода адресного пол  регистра 6. Мультиплексор 10 предназначен дл  вьщелени  значени  провер емого логического услови , поступающего на одну из групп входов 15 в соответствии с кодом логических условий , поступающим на управл ющий вход мультиплексора с выхода пол  6.1 регистра 6. Мультиплексор 10 реализует логическую функцию ys , :.Л5 Х,+ - i Pj-:- где конъюнкции/ rj ,../ задают код провер емого логического услови  i il .d, ol - число логических условий; Х-- зна чени  логических условий на входе 15, -у 1.(3 .. Триггер 11 управл ет пуском и остановом устройства. Группа элементов И 12 предназначена дл  управлени  вьщачей сигналов микроопераций на выход 17. Устройство работает следующим образом. В исходном состо нии все .элементы пам ти обнулены. С группы входов 16 устройства на коммутатор 9 поступает начальный адрес микрокоманды. После прихода сигнала Пуск с входа 14 триггер 11 разрешает работу генератора 8. По 7 при разрешаютактовому импульсу щем нулевом сигнале с выхода 20.1 сумматора 4 код операции записываетс  в регистр 5 адреса (во всех остальньпс микрокомандах, кроме конечных на выходе 20.1, присутствует единичный сигнал). С его выхода код операции поступает на вход дешифратора 7 и шифратора 2. Шифратор 2 преобразует адрес первой микрокоманды в необходимый остаток , который поступает на вход 18 сумматора 4. По сигналу с выхода дешифратора 7 при поступлении на синхро-вход регистра импульса 2 блока 1 пам ти считываетс  соответствующа  адресу микрокоманда в регистр 6. С выхода пол  6.2 операционна  часть микрокоманды поступает на вход шифратора 3. С адресного пол  6.3 на вход коммутатора 9 поступает косвенный адрес следующей микрокоманды. Шифратор 3 преобразует двоичный код п-го основани  в соответствующий двоичный код, который поступает на вход 19 сумматора 4. С выходов 20 су№1атора 4 микрокоманда поступает на вход группы элементов И 12. 1фоме того, с выхода 20.1 на вход коммутатора 9 подаетс  сигнал конца микрокомавды. Считьшание микрокоманды производитс  с выхода 17 по тактовому импульсу , Тз поступающему на вход элементов И 12. При поступлении сигнала конца микрокоманды на вход коммутатора 9 происходит считывание адреса следую9 щей микрокоманды. После этого рабо устройства повтор етс , По окончании работы с выхода 17.1 на вход установки в ноль триггера 11 посту пает сигнал конца работы, блокирую щий генератор 8. Проверка логических условий про изводитс  следующим образом. На вход 15 мультиплексора 10 поступает код значений логических условий. На другой вход мультиплек сора поступает код номера провер е мого логического услови  с пол  6. регистра 6. На выходе мультиплексо ра образуетс  сигнал, соответствую щий значению провер емого логического услови . Этот сигнал поступает на BXQ4 элемента ИЛИ 13. На вто рой вход элемента ИЛИ 13 поступает сигнал О, записанный в формате микрокоманды ветвлени . Соответственно на выходе элемента ШШ 13 образуетс  сигнал 1 или О, пос тупак иий на вход коммутатора 9. В соответствии с этим сигналом и прсжсходит выбор микрокоманды, соответствующей значению логических условий О или 1. Рассмотрим формирование операционных частей микрокоманд на примере. Любое число можно представить в виде + Cj где п основание кода, п 0,1,2,..., с - остаток О : С h-1, с О, 1, 2,... k-п - ричный код числа D , т.е. количество целых частей h числе D. Таким образом, зна  како остаток соответствует значени м записанным в каждой  чейке блока 1 пам ти, можно соответствующим образом построить схему шифратор. Пусть в блоке 1 пам ти записано семь микрокоманд, имеющих соответственно длины операционных частей 1, 2, 3, 4, 5, 6, 7, 8. Тогда при основании кода г 3 дп  микрокоманд , записанных в  чейках 1,4,7, величина остатка , в  чейках 3 и 6 - с О, в  чейках 2 и 5 - с Шифратор 2 строитс  таким образом, чтобы при поступлении на его вход 9 адреса микрокоманды на е.е выходе формировалс  соответствующий этому адресу остаток С, В данном примере (фиг.За) при входных комбинаци х 1) Х- 1, .х- О, 0; 2) X - О, х, О, х, 1; 3) X 1 на выходах шифратора 2 формируетс  комбинаци  1, Ь 0. При входных комбинаци х 4) х 1, Кг 1, f3 0; 5) Х;| О, Х2 1. Xj 1 на выходе шифратора 2 формируетс  комбинаци  V О, О, 3 ОПри входных комбинаци х 6) Х; О, г 1, Хд о и 7) х 1, о. Xj 1 на выходе шифратора 2 формируетс  комбинаци  0, , 3 0. Сигнал с выхода 18 шифратора 2 поступает на соответствующий вход сумматора 4. Пример реализации шифратора представлен на фиг.3|5. Преобразование двоичного кода и модул  fc в соответствующий двоичный код Кп осуществл ет шифратор 3 (фиг.4). Запись операционной части микрокоманды в блоке пам ти осуществл етс  следуюпр м образом. В  чейке 1 и 2 содержитс  К 000, в  чейках 3, 4и5-1 001,в  чейках 6и7 . Построение шифратора 3 производитс  таким образом, чтобы при входной комбинации 1 000 на выходе К п 000, при 1с 001 на выходе-kn 011, при k 010 на выходе kn 110. Преобразованный таким образом двоичньй код поступает на вход 19 сумматора 4. Таким образом, в предлагаемом устройстве реализована возможность кодировани  операционных частей с использованием кодов с основанием Иъ 2. Это позвол ет уменьшить разр дность микрокоманд, что, в свою очередь , приводит к уменьшению объема блока пам ти микрокоманд по сравнению с прототипом.

19

Itf

a

8

20

i8

17.1

Фиг,1

Фн9. 2

18 П

4 Н

I-О21/

.11/

Фиг.З

Claims (2)

1. МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее блок памяти, дешифратор, регистр адреса, регистр микрокоманд, мультиплексор, коммутатор, генератор тактовых импульсов, триггер и элемент ИЛИ, причем группа информационных входов мультиплексора является группой входов логических условий устройства, группа управляющих входов мультиплексора соединена с группой выходов кода логических условий регистра микрокоманд, группа выходов кода немодифицируемых разрядов адреса которого соединены с первой группой (р-1)-информационных входов коммутатора (где п> 2), η -й информационный вход первой группы которого соединен с выходом элемента ИЛИ, первый вход которого соединен с выходом модифицируемого разряда регистра микрокоманд, группа информационных входов которого соединена с группой выходов блока памяти, группа адресных входов которого соединена с группой выходов дешифратора, группа входов которого соединена с группой выходов регистра адреса, группа информационных входов которого соединена с группой выходов коммутатора, вторая группа информационных входов которого является группой входов кода команды устройства, второй вход элемента ИЛИ соединен с выходом мультиплексора, входы синхронизации регистра адреса и регистра микрокоманды соединены соответственно с первым и вторым выходами генератора тактовых импульсов, вход запуска которого соединен с выходом триггера, вход установки в единицу которого является входом пуска устройства, о тличающееся тем, что, с целью уменьшения объема оборудования, дополнительно содержит сумматор, группу гл элементов И (т=1, 2. ...) , шифратор преобразования кодов модулей и шифратор преобразования остатков, причем группа выходов кода операций регистра микрокоманд и группа выходов регистра адреса соединены соответственно с группами входов шифратора преобразования кодов модулей и шифратора преобразования остатков, группы выходов которых соединены соответственно с первым и вторым входами сумматора, m выходов которого соединены соответственно с первыми входами In элементов И группы, вторые входы которых соединены с третьим выходом генератора тактовых импульсов, (m+D-й выход сумматора соединен с управляющим входом коммутатора , выходы i -х ( > = 1,
2. 2,...,m -1) элементов И группы яв1108449 ляются управляющими выходами устрой- соединен с входом установки в ноль ства, выход пк·-го элемента И группы триггера.