SU1107760A3 - Устройство цифрового анализа спектра сигнала квантованного по частоте и кодированного дл распознавани нескольких особых частот - Google Patents

Abstract

УСТРОЙСТВО ЦИФРОВОГО АНАЛИЗА СПЕКТРА СИГНАЛА, КВАНТОВАННОГО ПО ЧАСТОТЕ И КОДИРОВАННОГО ДЛЯ РАСПОЗНАВАНИЯ НЕСКОЛЬКИХ ОСОБЫХ ЧАСТОТ, содержащее умножитель свертки, первый вход которого  вл етс  свходом устройства , а второй вход соединен с блоком пам ти окна взвешивани , причем выход умножител  свертки соединен с цифровым фильтром, логический решающий блок, отличающеес  тем, что, с целью повышени  быстродействи  при одновременном уменьшении схемных затрат, цифровой-фильтр выполнен в виде цифровых идеальных резонаторов, число которых равно числу распознаваемых частот, причем каждый из цифровых резонаторов состоит из первого сумматора, первый вход которого  вл етс  входом резонатора, а выход соединен с входом двух последовательно соединенных блоков задержки , причем выход первого блока задержки соединен через блок умножени  на

Description

11 Изобретение относитс  к анализато рам, которые позвол ют измер ть спек ральную плотность энергии или амплитуду составл ющих спектра дискретных сигналов, предстарзленных в виде числевой последовательности х (пТ), гд® Т период дискретизации, п - ранг дискрета. Известны устройства дл  измерени  спектральной плотности энергии, кото рые содержат умножитель свертки, пер вый вход которого  вл етс  входом устройства, 3 второй вход соединен с блоком пам ти окна вевешивани , причем выход умножител  свертки соедине с ГцИфровым фильтром, квадратичный интегратор и преобразователь -фурье, логичесзсий решающий блок ,1}. Недостатками устройства  вл ютс  схемна  сложность и ограниченность анализа частотами, кратными I/NT, где N длительность сигнала. Целью изобретени   вл етс  повы-шение быстродействи  анализа при одн временном уменьшении схемных затрат. Поставленна  цель достигаетс  за счет того, что в устройстве цифрового анализа спектра сигнала, квантова ного по частоте и кодированного дл  распознавани  нескольких особых частот , содержащем умножитель свертки, первьШ вход которого  вл етс  входом устройства, а второй вход соединен с блоком пам ти окна взвешивани , причем выход умножител  свертки соединен с цифровым фильтром, логический решающий блок, цифровой фильтр выполнен в виде цифровых идеальных резонаторов , число которых равно числу распознаваемых частот, причем каждый из цифровых резонаторов содержит пер вый сумматор, первый вход которого  вл етс  входом резонатора, а выход соединен с входом двух последователь но включенных блоков задержки, причем выход первого блока задержки сое динен через блок умножени  на (2cos 2nfрТ)5 .где fp- частота настройки рассматриваемого резонатора, п - шаг дискрета, Т - период дискретизации, с вторым входом первого сумматора, вькод второго блока задержки соединен через блок умножени  на (-1) с третьим входом первого сумматора, выход первого сумматора также соединен с первым входом второго сумматора , выход которого составл ет выход действительной части амплитуды сигнала , на частоту которого настроен 0 рассматриваемый резонатор, в.ыхол первого блока задержки также соединен с одной стороны с блоком умножени  на (-COS 2п fpT}, выход которого соединен с вторым входом второго сумматора, и с другой стороны - с блоком умножени  на (sinZnfpT), выход которого составл ет выход мнимой части амплитуды сигнала, выход умножител  свертки подключен к входам всех идеальньрс резонаторов, а входы обоих блоков задержки каждого резонатора соединены со средством сброса в , причем выходы действительной части и мнимой частей амплитуды сигнала каждого резонатора подключены каждьй к двум входам умножител , выходы которых соединены с входами третьего сумматора, при этом выходы всех третьих сумматоров соединены с логическим решающим блоком. Не чертеже представлена структурна  схема цифрового анализа. Устройство содержит умножитель 1 свертки, подключенный к блоку 2 пам ти окна взвешивани , выход умножител  1 соединен С цифровым фильтром 3, которьй состоит из р да идеальных резонаторов 3-1тЗ-8. Каждый идеальньй резонатор, например первый, состоит из первого 4 и второго 5 сумматоров , первого блока 6 умножени  на (2cos 2nfрТ), блока 7 умножени  на (-1),блока 8 умножени  на (-cos 2п f Т), блока 9 умножени  на (sin 2п fpT) и двух блоков 10 и 11 задержки, котогрые соединены со средством 12 сброса в О. В состав анализатора вход т также умножители 13 и 14, третьи сумматоры 15 и логический решающий блок 16. Устройство работает следующим образом . Входной сигнал х (+) после дискретизации , квантовани  и кодировани  принимает вид х(пТ) и поступает На умножитель 1 свертки, в котором этот сигнал умножаетс  на ампли2Т туды --- и(пТ) окна ограничени , записанные в блоке 2 пам ти. Сигнал и(пТ)  вл етс  нулевым вне интервала , где G - максимальна  амплитуда преобразовани  величины U(nT). Сигналы е(пТ), выход щие из умножител  1 свертки, обрабатываютс  цифровым фильтром 3, состо щим из восьми идеальных резонаторов 3-173-8 с двум  вьрсодами С и S. Эти резонаторы включены параллельно и казвдый настроен на одну из восьми частот рассматриваемого кода. Выходы С и S каждого резонатора соединены с умножител ми 1-3 и 14. Выходы каждой пары умножителей подключены к сумматорам 15.

Выходы сумматоров 15 содержат искомые величины и X. после, проме жутка времениE NT, за которым следу ет по вление первого показательного дискрета на входе умножител  1. Выхо других сумматоров могут также содержать данные заметно более слабых уровней, чем X и X, Речь особенно Идет о различных помехах, св занных с гармониками nf- и nf: , сигналов кода. В самом деле, в дискретизированном спектре по вл ютс  частоты nfjimFe; nfjjmFe, которые могут быт равными другой частоте Кода или быть соседними. Однако вследствие компенсации системы уровень этих помех по отношению к X и Х не может быть большим уровн  гармоник nf- и п f- в передаваемом сигнале, таком как определенный в спецификаци х различных систем многочастотных кодов (Кг М.Ф.Сокотель, клавир).

Логический решающий блок 16 позвол ет классифицировать уровни Х, X,,

..., сравнивать их и решать, принадлежат ли они к коду Б соответствии со с пе цифика ци  ми.

Измерение X и X- получают после истечени  времени . Обычные средства , подключенные в основном к блоку 8, должны быть предусмотрены, чтобы вернуть в начальное состо ние блоки задержки резонаторов 3-143-8, когда . Те же средства должны обеспечить повторное открытие окна ограничени , которое йакрьгеаетс  после прохождени  N дискретов, следовательно после времени .f. Выбор момента времени возврата в начальное положение остаетс  на усмотрении пользовател , так как в принципе X. и ХЯ не измен ютс  после времени NT.

По отношению к известным устройствам предлагаемый анализатор позвол ет Сэкономить большое число фильтров и блок пам ти со схемами управлени  за счет непосредственного подключени  умножител  свертки окна взвешивани  с входами резонаторов. Кроме того, скорость анализа в устройстве значительно вьше благодар  прим неНию в цифровом фильтре идеальных резонаторов со сбросом на ноль схем задержки.

/«S1 vS I

I I I

Claims (1)

1. УСТРОЙСТВО ЦИФРОВОГО АНАЛИЗА СПЕКТРА СИГНАЛА, КВАНТОВАННОГО ПО ЧАСТОТЕ И КОДИРОВАННОГО ДЛЯ РАСПОЗНАВАНИЯ НЕСКОЛЬКИХ ОСОБЫХ ЧАСТОТ, содержащее умножитель свертки, первый вход которого является обходом устройства, а второй вход соединен с блоком памяти окна взвешивания, причем выход умножителя свертки соединен с цифровым фильтром, логический решающий блок, отличающееся тем, что, с целью повышения быстродействия при одновременном уменьшении схемных затрат, цифровой фильтр выполнен в виде цифровых идеальных резонаторов, число которых равно числу распознаваемых частот, причем каждый из цифровых резонаторов состоит из первого сумматора, первый вход которого является входом резонатора, а выход соединен с входом двух последовательно соединенных блоков за- держки, причем выход первого блока задержки соединен через блок умножения на (2cos 2nfpT), где f_p - частота настройки рассматриваемого резонатора, η - шаг дискрета, Т - период дискретизации, с вторым входом первого сумматора, выход второго блока задержки соединен через блок умножения на (-1) с третьим входом первого сумматора, выход первого сумматора также соединен с первым входом второго сумматора, выход которого составляет выход действительной части амплитуды сигнала, на частоту которого настроен рассматриваемый резонатор, выход первого блока - § задержки также соединен с одной стороны с блоком умножения на (-cos 2nf_pT) ,выход которого соединен с вторым входом второго сумматора, и с другой стороны - с блоком умножения на (sin2nfpT), выход которого составляет выход мнимой части амплитуды сигнала, выход умножителя свертки подключен к входам идеальных резонаторов, а входы обоих блоков задержки каяодого резонатора соединены со средством сброса в 0, причем выходы действительной и мнимой частей амплитуды сигнала каждого резонатора подключены каждый к двум входам умножителя, выходы которых соединены с входами третьего сумматора, при этом выходы всех третьих сумматоров соединены с логическим решаю- . щим блоком.