SU1478145A1

SU1478145A1 - Устройство дл обнаружени сигналов и измерени их параметров

Info

Publication number: SU1478145A1
Application number: SU874194043A
Authority: SU
Inventors: Станислав Юлианович Сила-Новицкий; Виктор Андреевич Прасолов; Владимир Александрович Блюм; Анна Ефимовна Кольцова; Александр Владимирович Голованов
Original assignee: Предприятие П/Я Г-4149
Priority date: 1987-02-12
Filing date: 1987-02-12
Publication date: 1989-05-07

Abstract

Изобретение относитс к анализаторам спектра. Цель изобретени - повышение достоверности обнаружени сигналов. Дл достижени цели в устройство дл обнаружени сигналов и измерени их параметров введены коммутатор, два регистры сдвига, п ть ключей, счетчик импульсов, буферный регистр, вычитатель, RS - триггер и два элемента задержки. Устройство также содержит полосовой фильтр, аналого-цифровой преобразователь, два перемножител , хронизатор, генератор кода фазы, два преобразовател кода фазы, два фильтра нижних частот, два оперативных запоминающих блока, перемножитель комплексных сигналов, посто нный запоминающий блок, два накапливающих сумматора, два блока возведени в квадрат, сумматор, блок пам ти и обработки. Устройство обнаружени сигналов и измерени их параметров может быть использовано в многоканальных приемных системах со случайным доступом дл обнаружени нескольких сигналов с неизвестными частотой и амплитудой на фоне шума и широкополосных помех. 1 ил.

Description

1

Изобретение относитс к технике спектрального анализа.

Целью изобретени вл етс повышение достоверности обнаружени сигнала .

На чертеже показана функциональна , схема устройства.

Устройство содержит полосовой фильтр 1, аналого-цифровой преобразователь 2, первый и второй перёмно- жители 3 и 4, хронизатор 5, генератор 6 кода фазы, первый и второй преобразователи 7 и 8 кода фазы, первый и второй фильтры 9 и 10 нижних частот, первый и второй оперативные запоминающие блоки 11 и 12, перемножитель 13 комплексных сигналов, посто нный запоминающий блок 14, первый и второй накапливающие сумматоры 15 и 16, первый и второй блоки 17 и 18 возведени в квадрат, сумматор 19, блок 20 пам ти и обработки, коммутатор 21, два регистра 22 и 23 - сдвига, п ть ключей 24 - 28, счетчик 29 импульсов, буферный регистр 30, вычитатель 31, RS-триггер 32 и два элемента 33 и 34 задержки.

Выход полосового фильтра 1 соединен с входом аналого-цифрового преобразовател 2, выход которого соеди- нен с первыми входами первого и второго перемножителей 3 и4, первый

4

00

4Ь СП

вход хронизатора 5 соединен с входом генератора 6 кода фазы, выход которого через первый преобразователь 7 кода фазы соединен с вторым входом первого перемножител 3 и через второй преобразователь 8 кода фазы соединен с вторым входом второго перемножител 4, выходы первого и второго перемножителей 3-й 4 через фильтры 9 и Ю нижних частот соединены с входами первого и второго оперативных запоминающих блоков 11 и 12, тактовые входы которых соединены с вторым выходом хронизатора 5, выходы первого и второго оперативных запоминающих блоков 11 и 12 соединены с первыми входами перемножител 13 комплексных сигналов, вторые входы которого соединены с выходами посто нного запоминающего блока 14, каждый из выходов перемножител I3 комплексных сигналов через последовательно соединенные накапливающий сумматор 15 (16) и блок 17 (18) возведени в квадрат соединен с соответствующим входом сумматора 19, выход которого соединен с первым входом коммутатора 21. Второй вход коммутато-- ра 21 соединен с его выходом через два последовательно включенных регистра 22 и 23 сдвига, выход первого группового регистра 22 сдвига через последовательно включенные первы ключ 24, буферный регистр 30 и второй ключ 25 соединен с входом уровн блока 20 пам ти и обработки. Первый выход хронизатора 5 соединен с входом сброса счетчика 29 импульсов, третий выход хронизатора 5 соединен непосредственно с S-входом RS-триг- гера, входом четвертого ключа 27, управл ющим входом коммутатора 21, через первый элемент 33 задержки - с управл ющим входом первого ключа 24 и через последовательно соединенные счетчик 29 импульсов и третий ключ 26 - с входом частоты блока 20 пам ти и обработки, четвертый ключ 26 - с входом частоты блока 20 пам ти и обработки, четвертый выход хронизатора 5 соединен непосредственно с тактовыми входами первого и второго регистров 22 и 23 сдвига и через последовательно соединенные второй элемент 34 задержки и п тый ключ 28 соединен с R-входом RS-триггера 32, выход которого соединен с управл ющим входом четвертого ключа 27, вы0

5

0

5

0

5

0

5

0

5

ход которого соединен с управл ющими входами второго 25 и третьего 26 ключей и тактовым входом блока 20 пам ти и обработки, вхыод первого регистра 22 сдвига и выход буферного регистра 30 соединены соответственно с первым и вторым входами вычитате- л 31, выход которого соединен с управл ющим входом п того ключа 28.

Устройство работает следующим образом.

После предварительной фильтрации сигнала полосовым фильтром I и перевода его в цифровую форму аналого- цифровым преобразователем 2 вычисл етс его дискретный спектр, дл чего сначала сигнал при помощи генератора 6 кода фазы, преобразователей 7 и 8 кода фазы, перемножителей 3 и 4 и фильтров 9 и 10 нижних частот преобразуетс в импульс с ЛЧМ-заполнени- ем,а затем в согласованном фильтре, состо щем из двух оперативных запоминающих блоков 11 и 12, перемножител 13 комплексных сигналов и двух на - капливающих сумматоров 15 и 16 вычисл етс свертка ЛЧМ-импульса с импульсной характеристикой согласованного фильтра, записанной в посто нном запоминающем блоке 14. Блоки 17 и 18 и сумматор 19 вычисл ют мощность спектральных составл ющих сигнала .

Спектральные отсчеты с выхода сумматора 19 через коммутатор 21 поступают на вход первого регистра 22 сдвига, а с его выхода на вход второго регистра 23 сдвига. Между поступлением двух спектральных отсчетов производитс рециркул ци отсчетов, содержащихс в регистрах 22 и 23, и сравнение их при помощи вычитател 31 с отсчетом с выхода регистра 22, переписанным предварительно через ключ 24 в буферный регистр 30. Если ни один из отсчетов, записанных в регистрах 22 и 23, не превысил отсчета , наход щегос в буферном регистре 30, ключ 28 останетс закрытым , RS-триггер 32 останетс в исходном состо нии и тактовый сигнал выхода хронизатора 5 пройдет через ключ 27, обеспечив перезапись спектрального отсчета из буферного регистра 30 и соответствующего этому отсчету значени кода частоты из счетчика 29 (через ключи 25 и 26 соответ51

ственно) в блок 20 пам ти и обработки .

Если хот бы один из отсчетов, наход щихс в регистрах 22 и 23, во врем рециркул ции превысит отсвет, наход щийс в буферном регистре 30, то сигнал с выхода вычитател 31 откроет ключ 28 и RS-триггер 32 перейдет в состо ние, закрывающее ключ 27. При этом перезапись спектрального отсчета из буферного регистра 30 и соответствующего ему значени кода частоты из счетчика 29 в блок пам ти и обработки произведена не будет. После поступлени очередного спектрального отсчета с выхода сумматора 19 процедура рециркул ции и сравнени повтор етс . Хронизатор . 5 обеспечивает также тактирование генератора 6 кода фазы, первого и второго оперативных запоминающих блоков 11 и 12, счетчика 29 импульсов, первого и второго многоразр дных регистров 22 и 23 сдвига, запись очередного отсчета с выхода -сумматора 19 через коммутатор 21 в многоразр дный регистр -сдвига 22, сброс счетчика 29, установку RS-триггера 32 в исходное состо ние и перезапись отсчета с выхода регистра 22 в буферный регистр 30. Элементы 33 и 34 задержки служат дл того, чтобы перезапись отсчетов происходила в установившемс режиме.

I

Положительный эффект от предлагаемого устройства достигаетс за счет того, что в блок 20 пам ти и обработки будут поступать не все спектральные отсчеты, превышающие заданный порог , а лишь отсчеты, вл ющиес локальными максимумами в частотной окрестности

uf vn. т-1,

п - скорость перестройки частоты на выходе преобразователей 7 и 8 кода фазы;

Т - период поступлени отсчетов с выхода сумматора 19;

1 - длина регистров 22 и 23 сдвига.

Claims

Формула изобретени

Устройство дл обнаружени сигналов и измерени их параметров, содержащее полосовой фильтр, вход которо-.

781456

го вл етс входом устройства, а выход соединен с входом аналого-цифрового преобразовател выход которого соединен с первыми входами первого и второго перемножителей, первый выход хронизатора соединен с входом генератора кода фазы, выход которого через первый преобразователь коЮ да фазы соединен с вторым входом первого перемножител , а через второй преобразователь кода фазы соединен с вторым входом второго перемножител , выходы первого и второго пе15 ремножителей через первый и второй фильтры нижних частот соответственно соединены с входами первого и второго оперативных запоминающих блоков , тактовые входы которых соедине20 ны с вторым выходом хронизатора, выходы первого и второго оперативных запоминающих блоков соединены соответственно с первыми и вторыми входами перемножител . комплексных сиг25 налов, третий и четвертый входы которого соединены с выходами посто нного запоминающего блока, первый и второй выходы перемножител комплексных сигналов через последова30 тельно соединенные накапливающий сумматор и блок возведени в квадрат соответственно соединены с входами сумматора, а также блок пам ти и обработки, выход которого вл етс

25 выходом устройства, о т л и ч а го- ид е е с тем, что, с целью повышени достоверности обнаружени сигналов , в него введены коммутатор, два регистра сдвига, п ть ключей, счет40 чик импульсов, буферный регистр, вычитатель, RS-триггер и два элемента задержки, причем выход сумматора соединен с первым входом коммутатора , выход которого через два по45 следовательно соединенных регистра сдвига соединен с вторым входом коммутатора , выход первого регистра сдвига через последовательно соединенные первый ключ, буферный регистр 0 и второй ключ соединен с входом уровн блока пам ти и обработки, первый выход хронизатора соединен с входом сброса счетчика импульсов, третий выход хронизатора соединен с S-входом

5 RS-триггера, входом четвертого ключа , управл ющим входом коммутатора, через первый элемент задержки - с управл ющим входом первого ключа и через последовательно соединенные

счетчик импульсов и третий ключ - с входом частоты блока пам ти и обработки , четвертый выход хронизатора соединен с тактовыми входами первого и второго регистров сдвига, а через последовательно соединенные второй элемент задержки и п ть/и ключ соединен с R-входом КЗ-триггера, выход которого соединен с управл ющим входом четвертого ключа, выход кото

рого соединен с управл ющими входами второго и третьего ключей и тактовым входом блока пам ти и обработки, выход первого регистра сдвига и выход буферного регистра соединены соответственно с первым и вторым входами вычитател , выход которого соединен с управл ющим входом п того ключа.

nt