2. Устройство по п. 1, отличающеес тем, что блок управлени содержит последовательно соединенные генератор импульсов, третий счетчик и блок посто нной пам т и, два формировател импульсов и второй элемент И, первый вход которого соединен с выходом генератора импульсов, а второй вход - с первым выходом блока посто нной пам ти, выход второго элемента И вл етс вторым выходом блока, второй, третий, четвертый и п тый выходы блока посто нной пам ти вл ютс первым, третьим, четвертым и п тым выходами блока, шестой выход блока посто нной пам ти соединен с ёходами формирователей импульсов, выходы которых соединены с соответствующими входами блока посто нной пам ти, седьмой выход которого соединен с вторым входом третьего счетчика.2. The device according to claim 1, characterized in that the control unit comprises a pulse generator connected in series, a third counter and a fixed memory block, and two pulse makers and a second And element, the first input of which is connected to the output of the pulse generator, and the second input - with the first output of the fixed memory block, the output of the second element I is the second output of the block, the second, third, fourth and fifth outputs of the block of the permanent memory are the first, third, fourth and fifth outputs of the block, the sixth output of the block permanent memory and connected to the drives of the pulse formers, the outputs of which are connected to the corresponding inputs of the block of permanent memory, the seventh output of which is connected to the second input of the third counter.
Изобретение относитс к вычислительной технике и автоматике и может быть использовано дл отображени двоичной информации . Известно устройство дл индикации двоичной информации, содержащее информационное табло с чейками двоичной информации , пульт управлени с формировател ми команд, адресный блок и блок контрол состо ни табло 1. Недостаток данного устройства - низка надежность. Наиболее близким к изобретению по технической сущности вл етс устройство, содержащее блок управлени , первую и вторую группу коммутаторов, регистр сдвига, первый и второй коммутаторы, блок сравнени , второй блок контрол и элемент ИЛИ, первый и второй выходы блока управлени соединены соответственно с первым и вторым входами первого и второго коммутаторов , третий выход соединен с первым входом регистра сдвига и первыми входами коммутаторов первой группы, четвертый выход - с первым входом блока сравнени , а п тый выход - с первыми входами коммутаторов второй группы, выходы формирователей соединены с группой входов регистра сдвига, группа выходов которого соединена с входами первого блока контрол , второй вход - с выходом первого коммутатора, а выход - с третьими входами первого и второго коммутаторов и вторым входом блока сравнени , выход которого соединен с входом второго блока контрол , причем выход второго коммутатора соединен со вторыми входами коммутаторов первой группы, третьи входы которых соединены с адресным блоком, элементы пам ти чеек информации соединены по схеме регистров сдвига, в которых вход первого элемента пам ти св зан с первым выходом соответствующего коммутатора первой группы, второй выход которого соединен с вторыми входами элементов пам ти данной группы чеек, а Выход последнего элемента пам ти каждой группы чеек соединен с вторым входом соответствующего коммутатора первой группы, а вторые выходы всех коммутаторов второй группы соединены с входами элементов ИЛИ, выход которого соединен с четвертым входом первого коммутатора и третьим входом блока сравнени 2. Недостатком известного устройства вл етс сложность, что особенно существенно при большом количестве групп чеек информации . Цель изобретени - упрощение устройства . Поставленна цель достигаетс тем, что в устройство дл отображени информации, содержащее группы чеек индикации, содержащие элементы пам ти, соединенные по схеме регистра сдвига, выход каждого разр да которого соединен с элементом индикации, блок задани адреса, регистр сдвига, первый вход которого соединен с первым выходом блока управлени , а входы группы - с выходами формирователей команд, выходы группы регистра сдвига соединены с входами блока контрол , коммутатор, выходы которого соединены с тактовыми входами регистров сдвига чеек индикации групп, введены два счетчика, первый элемент И и блок пам ти, информационный вХод которого соединен с выходом регистра сдвига, а выход блока пам ти соединен с вторым входом регистра сдвига и информационными входами регистров сдвига чеек индикации групп, адресные входы первой и второй групп блока пам ти соединены соответственно с выходами первого и второго счетчиков, второй выход блока управлени соединен с входами первого счетчика и коммутатора, входы группы которого соединены с выходами второго счетчика, первый вход которого соединен с выходом первого элемента И, первый вход которого соединен с выходом старшего разр да первого счетчика, а второй вход - с третьим выходом блока управлени , вход записи блока пам ти соединен с четвертым выходом блока управлени , п тый выход которого соединен с вторым входом второго счетчика, группа входов которого соединена с выходами блока задани адреса. Блок управлени содержит последовательно соединенные генератор импульсов, третий счетчик и блок посто нной пам ти, два формировател импульсов и второй элемент И, первый вход которого соединен с выходом генератора импульсов, а второй вход - с первым выходом блока посто нной пам ти, выход второго элемента И вл етс вторым выходом блока, второй, третий, четвертый и п тый выходы блока посто нной пам ти вл ютс первым, третьим, четвертым и п тым выходами блока, шестой выход блока посто нной пам ти соединен с входами формирователей импульсов, выходы которых соединень с соответствующими входами блока посто нной пам ти, седьмой: выход которого соединен с вторым входом третьего счетчика. На фиг. 1 изображена структурна схема устройства; на фиг. 2 - структурна схема блока управлени ; на фиг. 3 и 4 - графики работы устройства. Устройство содержит индикаторное табло 1, состо щее из скомпанованных в группы 2 nq п чеек индикации, содержащих триггерные элементы 3 пам ти, соединенные по схеме, регистры 4 сдвига и элементы 5 индикации , соединенные с выходами элементов 3 пам ти, и пульт 6 управлени , который содержит блок 7 задани адреса, группу 8 формирователей команд «Да и «Нет, блок 9 контрол состо ни табло, блок 10 управлени , регистр 11 сдвига, блок 12 пам ти, первый счетчик 13, второй счетчик 14, первый элемент 15 И, коммутатор 16. Блок 10 управлени содержит генератор 17 импульсов, третий счетчик 18, блок 19 посто нной пам ти, формирователи 20 и 21 импульсов и второй элемент 22 И, второй (первый) 23 выход блока постр нной пам ти (блока управлени ), второй 24, третий 25, четвертый 26, п тый 27 выходы блока посто нной пам ти и соответственно блока управлени , шестой, седьмой . и первый 28-30 выходы блока посто нной пам ти. Выходы блока 7 задани адреса, содержащего переключатели дл набора адреса группы 2 чеек индикации, соединены с входами начальной установки второго счетчика 14. Выходы группы 8 формирователей команд «Да и «Нет соединены с входами группы регистра 11 сдвига, а выходы группы последнего - с входами блока 9 контрол состо ни табло, состо щего из элементов индикации. Первый вход регистра 11 сдвига соединен с первым выходом 23 блока 10 управлени , а второй вход - с выходом блока 12 пам ти, который, в свою очередь, соединен с информационными входами соответствующих триггерных элементов 3 пам ти . Выход регистра 11 сдвига соединен с информационным входом блока 12 пам ти, адресные входы которого соединены с выходами первого и второго счетчиков 13 и 14. Вход записи блока 12 пам ти соединен с четвертым выходом 26 блока 10 управлени . Выходы второго счетчика 14 соединены с входами группы коммутатора 16, выходы которого соединены с тактовыми входами триггерных элементов 3 пам ти, соответствующих групп 2 чеек индикации. Вход коммутатора 16 соединен со вторым выходом 24 блока 10 управлени , который соединен также с входом первого счетчика 13. Выход старшего разр да последнего соединен с входом элемента 15 И, другой вход которого соединен с третьим 25 выходом блока 10 управлени , а выход - со входом второго счетчика 14. Генератор 17.-импульсов блока 10 управлени соединен с первым входом третьего счетчика 18 и со входо.м второго элемента 22 И, другой вход которого соединен с первым выходом .блока 19 посто нной пам ти, а выход вл етс вторым выходом 24 блока 10 управлени . Выходы .третьего счетчика 18 соединены с адресными входами блока 19 посто нной пам ти, два других входа которого соединены с выходами формирователей импульсов 20 и 21. Два выхода 28 и 29 блока 19 посто нной пам ти соединены с входами (сброса) третьего счетчика 18 и формирователей импульсов 20 и 21. Устройство работает следующим образом . В установившемус режиме происходит циклическа перезапись (регенераци ) информации из блока 12 пам ти в соответствующие группы 2 чеек индикации. Осуществл етс это следующим образом: по счетным импульсам, поступающим со второго выхода 24 блока 10 управлени на (счетный) вход первого счетчика 13, на его выходе формируетс код адреса i-ой чейки индикации (i --- 1-п). В этом режиме на третьем выходе 25 блока 10 установлен уровень логической «1. Код адреса группы 2 формируетс вторым счетчиком 14,(первый) счетный вход которого через элемент 15 И соединен с выходом старшего разр да первого счетчика 13. Этим кодом выбираетс область па.м ти в .блоке 12 пам ти, где хранитс информаци по данной rpviine 2 чеек индикации. При помои; коммутатора 16 осуществл етс подключение т;1ктов х и.ходов одной и.з ipyrrn. 2 в соответствии с ее адресом ко второму выходх 24 fi.ioK; 10 управлени . Ммпу.11 са:;Н, n::;i;iii;Mi-i с выходов коммутатору Hi ii-r T;iKTfi ii ti.- входы три1тери)х э,:еме 1гов : .оответстлующих групп 2, осушсств/ етс п , iiiupriji мации из блока 12 пам ти на индикаторное табло 1. При занесении информации на табло 1 оператор нажатием кнопок соответствующих формирователей команд «Да и «Нет в группе 8 записывает в регистр 11 сдвига п-разр дный двоичный код. Правильность записи контролируетс по элементам индикации блока 9 контрол состо ни табло . Переключател ми блока 7 задани адреса набираетс код адреса группы 2, куда необходимо занести информацию. Занесение информации начинаетс после нажати кноп ки формировател 20 (фиг. 2). При этом запускаетс третий счетчик 18, и на выходах блока 19 посто нной пам ти образуетс последовательность управл ющих сигналов, при помощи которых запрещаетс поступление импульсов второго выхода 24 блока 10 управлени на (счетный) вход первого счетчика 13 и на второй вход второго счетчика 14, импульсом сп того выхода 27 блока 10 управлени осуществл етс запись кода адреса группы 2 во второй счетчик 14. Затем разрещаетс прохождение импульсов со второго выхода 24 и, синхронно с ними, импульсов сдвига с первого выхода 23 и импульсов записи с четвертого выхода 26 блока 10 уаравлени . Тем самым осуществл етс перезапись информации из регистра 11 сдвига в блок 12 пам ти по адресу,записанному во втором счетчике. Перезапись прекращаетс после поступлени п-го импульса, при этом с выхода блока 19 посто нной пам ти на входы сброса третьего счетчика 18 и формирователей 20 и 21 поступает импульс сброса. Устройство возвращаетс в режим генерации. Дл контрол состо ни или коррекции информации в группе 2 оператор переключател ми блока 7 задани адреса набирает код адреса группы 2. Затем оператор нажимает кнопку формировател 21. При этом запускаетс счетчик 18, и на выходах блока 19 посто нной пам ти образуетс последовательность управл ющих сигналов, при помощи которых запрещаетс поступлениеThe invention relates to computing and automation and can be used to display binary information. A device for displaying binary information, containing an information board with binary information cells, a control panel with command formers, an address unit and a board status monitoring unit 1, is known. The disadvantage of this device is low reliability. The closest to the invention in its technical essence is a device comprising a control unit, a first and second group of switches, a shift register, first and second switches, a comparison unit, a second control unit and an OR element, the first and second outputs of the control unit are connected respectively to the first and the second inputs of the first and second switches, the third output is connected to the first input of the shift register and the first inputs of the switches of the first group, the fourth output - to the first input of the comparison unit, and the fifth output - to the first inputs Dami switches of the second group, the outputs of the formers are connected to the group of inputs of the shift register, the group of outputs of which is connected to the inputs of the first control unit, the second input to the output of the first switch, and the output to the third inputs of the first and second switches and the second input of the comparison unit whose output connected to the input of the second control unit, and the output of the second switch is connected to the second inputs of the switches of the first group, the third inputs of which are connected to the address block, memory elements of information cells are connected Inen according to the scheme of shift registers in which the input of the first memory element is connected with the first output of the corresponding switch of the first group, the second output of which is connected to the second inputs of the memory elements of this group of cells, and the output of the last memory element of each group of cells is connected to the second input the corresponding switch of the first group, and the second outputs of all switches of the second group are connected to the inputs of the OR elements, the output of which is connected to the fourth input of the first switch and the third input of the comparison unit 2. Ned STATCOM known device is the difficulty that is particularly important when a large number of cells information groups. The purpose of the invention is to simplify the device. The goal is achieved by the fact that a device for displaying information containing groups of display cells containing memory elements connected in a shift register circuit, the output of each bit of which is connected to the display element, the address setting unit, the shift register, the first input of which is connected to the first output of the control unit, and the group inputs - with the outputs of the command formers, the outputs of the shift register group are connected to the control unit inputs, the switch, the outputs of which are connected to the clock inputs of the shift registers group indication cells, two counters are entered, the first I element and the memory block, whose information input is connected to the shift register output, and the memory block output is connected to the second shift register input and information displays of the group indication cell shift registers, the first and second address inputs groups of the memory block are connected respectively to the outputs of the first and second counters, the second output of the control unit is connected to the inputs of the first counter and the switch, the inputs of the group of which are connected to the outputs of the second counter, the first input which is connected to the output of the first element I, the first input of which is connected to the output of the higher bit of the first counter, and the second input to the third output of the control unit, the recording input of the memory unit is connected to the fourth output of the control unit, the fifth output of which is connected to the second input the second counter, the group of inputs of which is connected to the outputs of the address setting block. The control unit contains a series-connected pulse generator, a third counter and a fixed memory block, two pulse shapers, and a second And element, the first input of which is connected to the output of the pulse generator, and the second input - to the first output of the permanent memory block, the output of the second element And is the second output of the block, the second, third, fourth and fifth outputs of the block of permanent memory are the first, third, fourth and fifth outputs of the block, the sixth output of the block of permanent memory is connected to the inputs of drivers cos whose outputs are connected to respective inputs of unit constant memory seventh: whose output is connected to a second input of the third counter. FIG. 1 shows a block diagram of the device; in fig. 2 is a block diagram of the control unit; in fig. 3 and 4 - graphics of the device. The device contains an indicator board 1 consisting of indication blocks, arranged in groups 2 nq, containing trigger elements 3 of memory, connected according to the scheme, shift registers 4 and indication elements 5 connected to the outputs of memory elements 3, and a control panel 6, which contains an address setting unit 7, a group of 8 yes and no commands, the board state control unit 9, the control unit 10, the shift register 11, the memory unit 12, the first counter 13, the second counter 14, the first element 15 And switch 16. The control unit 10 comprises an impedance generator 17 The third counter 18, the block 19 of the permanent memory, the formers 20 and 21 pulses and the second element 22 And the second (first) 23 output of the block of permanent memory (control unit), the second 24, the third 25, the fourth 26, p 27 outputs of the fixed memory unit and, respectively, the control unit, the sixth, seventh. and the first 28-30 outputs of the memory block. The outputs of block 7 for setting the address containing the switches for dialing the address of the group 2 of the display cells are connected to the inputs of the initial installation of the second counter 14. The outputs of group 8 of the Yes and No drivers are connected to the inputs of the shift register 11, and the outputs of the group of the last a state control unit 9 consisting of display elements. The first input of the shift register 11 is connected to the first output 23 of the control unit 10, and the second input is connected to the output of the memory unit 12, which, in turn, is connected to the information inputs of the corresponding trigger elements 3 of the memory. The output of the shift register 11 is connected to the information input of the memory 12, the address inputs of which are connected to the outputs of the first and second counters 13 and 14. The recording input of the memory 12 is connected to the fourth output 26 of the control 10. The outputs of the second counter 14 are connected to the inputs of the switch group 16, the outputs of which are connected to the clock inputs of the trigger elements 3 of the memory, the corresponding groups of 2 indication cells. The input of the switch 16 is connected to the second output 24 of the control unit 10, which is also connected to the input of the first counter 13. The high order output of the last is connected to the input of element 15 I, the other input of which is connected to the third 25 output of the control unit 10, and the output to the input the second counter 14. The generator 17.-pulses of the control unit 10 is connected to the first input of the third counter 18 and to the input of the second element 22 And, the other input of which is connected to the first output of the permanent memory block 19, and the output is the second output 24 control units 10. The outputs of the third counter 18 are connected to the address inputs of the fixed memory unit 19, the other two inputs of which are connected to the outputs of the pulse formers 20 and 21. Two outputs 28 and 29 of the fixed memory unit 19 are connected to the (reset) inputs of the third counter 18 and pulse formers 20 and 21. The device operates as follows. In the steady state mode, cyclic rewriting (regeneration) of information from memory block 12 into the corresponding groups of 2 indication cells occurs. This is done in the following way: by counting pulses from the second output 24 of the control unit 10 to the (counting) input of the first counter 13, the address code of the i-th display cell (i --- 1-n) is generated at its output. In this mode, the third output 25 of block 10 is set to the logical level “1. The address code of group 2 is generated by a second counter 14, whose (first) counting input is through element 15 and connected to the high-order output of the first counter 13. This code selects the memory area in memory block 12, where information on this rpviine is stored 2 indication cells. With slop; the switch 16 is connected to the t; 1ktov x i.khodov one and. 2 in accordance with its address to the second output 24 fi.ioK; 10 controls Mmpu.11 sa:; H, n ::; i; iii; Mi-i from the outputs to the switch Hi ii-r T; iKTfi ii ti.- the inputs of the triter) x e,: we eat 1g: corresponding groups 2, services / n, iiiupriji mations from block 12 of memory on the indicator board 1. When entering information on the board 1, the operator presses the buttons of the corresponding “Yes” and “No” commands in group 8, writes an n-bit binary code to the shift register 11. The correctness of the record is monitored by the display elements of the state control unit 9. The switches of the block 7 for setting the address dial the code for the address of group 2 where the information must be entered. Information is entered after pressing the button of the imaging unit 20 (Fig. 2). This starts the third counter 18, and the outputs of the block 19 of the permanent memory form a sequence of control signals by which the pulses of the second output 24 of the control unit 10 are prevented from entering the (counting) input of the first counter 13 and to the second input of the second counter 14, the pulse of the output 27 of the control unit 10 records the group 2 address code into the second counter 14. Then, the pulses from the second output 24 are allowed and, synchronously with them, the shift pulses from the first output 23 and the write pulses from Fourth output 26 of unit 10 Thereby, the information is transferred from the shift register 11 to the memory unit 12 at the address recorded in the second counter. Overwriting is terminated after the arrival of the pth pulse, and from the output of the fixed memory block 19, the reset pulse is sent to the reset inputs of the third counter 18 and the formers 20 and 21. The device returns to the generation mode. To monitor the status or correct the information in group 2, the operator switches the address setting unit 7 to dial the address code of group 2. The operator then presses the former's button 21. This starts the counter 18, and a sequence of control signals is formed at the outputs of the permanent memory unit 19 by which entry is prohibited
(put. 2 импульсов с второго выхода 24 блока 10 управлени на счетный вход первого счетчика 13 и на вход коммутатора 16, уровнем логического «О с третьего выхода 25 блока 10 управлени запрещаетс прохождение импульсов с выхода старщего разр да первого счетчика 13 на счетный вход второго счетчика 14, импульсом с п того выхода 27 блока 10 управлени осуществл етс запись кода адреса группы 2 во второй счетчик. За-. тем разрещаетс прохождение импульсов со второго выхода 24 и, синхронно с ними, импульсов сдвига с первого выхода 23 блока 10 управлени . Тем самым осуществл етс перезапись информации в регистр 11 сдвига из области пам ти блока 12 пам ти, определ емой адресом, записанным во втором счетчике. Перезапись прекращаетс после поступлени п-го импульса. При этом с выхода блока 19 посто нной пам ти на входы сброса третьего счетчика 18 и формирователей 20, 21 поступает импульс сброса. Устройство возвращаетс в режим регенерации . Код информации, переписанный в регистр 11 сдвига, подаетс на блок 9 контрол состо ни табло и индицируетс , позвол оператору производить контроль состо ни табло, а при необходимости с помощью групп 8 формирователей команд «Да и «Нет корректировать информацию. Откорректированна информаци заноситс на табло посредством операции «Занесение. Предлагаемое устройство позвол ет оперативно заносить информацию на информационное табло и контролировать его состо ние. Кроме того,позвол ет удалить на значительное рассто ние информационное табло от пульта управлени и группы чеек двоичной информации друг от друга при минимуме соединительных проводов между ними. Упрощение устройства по сравнению с прототипом достигаетс за счет исключени коммутаторов и элемента ИЛИ из информационного табло, что существенно при больщом количестве групп чеек двоичной информации .(put. 2 pulses from the second output 24 of the control unit 10 to the counting input of the first counter 13 and to the input of the switch 16, the logic level "O from the third output 25 of the control unit 10 prohibits the passage of pulses from the high-voltage output of the first counter 13 to the counting input of the second the counter 14, the pulse from the fifth output 27 of the control unit 10 records the address code of group 2 into the second counter, then permits the passage of pulses from the second output 24 and, synchronously with them, the shift pulses from the first output 23 of the control unit 10. By himself In this case, information is copied to the shift register 11 from the memory area of memory unit 12 defined by the address recorded in the second counter. The rewriting stops after the arrival of the nth pulse. At the same time, from the output of the permanent memory unit 19 to the third reset inputs the counter 18 and the drivers 20, 21 receive a reset pulse. The device returns to the regeneration mode. The information code rewritten in the shift register 11 is fed to the board status control unit 9 and displayed, allowing the operator to monitor the state of the table o, and, if necessary, with the help of groups of 8 shapers of commands “Yes and“ No to correct information. The corrected information is entered on the scoreboard through the operation “Entry. The proposed device allows you to quickly enter information on the information board and monitor its condition. In addition, it allows the information board from the control panel and a group of binary information cells to be removed from each other with a significant distance with a minimum of connecting wires between them. The simplification of the device in comparison with the prototype is achieved by eliminating the switches and the OR element from the information board, which is significant with a large number of groups of binary information cells.
VSbix.Q1nJlJlJlJlJlJTHJ-LTLTLJ ,,Ш1ПЛг1 Vr.d. лллш лш1ллллллллши1ллллпллшшшглллллплллпVSbix.Q1nJlJlJlJlJlJTHJ-LTLTLJ ,, W1PLg1 Vr.d. All shlllllllllrs1llllllllsshgllllllllllp