SU1089608A1 - Устройство дл приема последовательного кода - Google Patents

Abstract

1. УСТРОЙСТЮ ДЛЯ ПРИЕМА ПОСЛЕДОВАТЕЛЬНОГО КОДА, содержащее в каждом канапе преобразователь входного сигнала, входы которого подключены к входам устройства, буферный регистр, информационные входы которог го объединены, выходы подключены к соответствующим первым выходам устройства , отличающеес  , что, с целью повышени  надежности , быстродействи  и расширени  области применени  устройства, в каждый канал введены мажоритарные элементы , адресные, первые и второй информационные выходы преобразовател  входного сигнала соединены соответственно с первыми входами первых мажоритарных элементов, первыми входами вторых мажоритарных элементов и первым входом третьего мажоритарного элемента, выходам первых мажоритарных элементов подключены к адресным входам соответствующих буферных регистров , выходы вторых мажоритарных элементов соединены с соответствующими объединенными информационными входами буферных регистров, выход третьего мажоритарного элемента подключен к второму выходу устройства , первые и вторые входы первых, вторых и третьих мажоритарных элементов всех каналов соответственно объединены. 2. Устройство по п.1, о т л и чающеес  тем, что преобразователь входного сигнала содержит блок формировани  сигнала, регистры, триггеры , счетчики, дешифраторы, элементы И, элементы ИЛИ, выход первого триггера подключен к первому входу первого регистра, выходы которого подключены к соответственно объединенным информационным входам второго регистра и первого дешифратора,выходы первого дешифратора подключены к объединенным соответственно информационным входам третьего регистра и первым входам вторых триггеров, выходы которых подключены к первым -9 входам соответствующих первых элемен тов И, выходы которых подключены к соответствующим входам первого элемента ИЛИ, выход второго элемента ИЛИ подключен к объединенным второму входу первого регистра, первому входу первого счетчика и первому входу блока формировани  сигнала, выход блока формировани  сигнала подключен к первому входу второго 00 элемента И, выход которого подключен к объединенным вторым входам со о первых элементов И и объединенным rtepBbiM входам четвертых регистров, ВЫХ9ДЫ четвертых регистров подклюо чены к третьим входам соответствую00 щих первых элементов И, выходы пер . вого счетчика подключены к соответствук цим входам второго дешифратора, первый и второй выходы которого подключены соответственно к стробирую щему входу первого дешифратораи вторым входам четвертых регистров, третий выход второго дешифратора подключен к стробирующему входу второго регистра, счетному входу третьего триггера и первому входу третьего элемента И, четвертый выход второго дешифратора подключен к первому входу четвертого триггера, выход

Description

которого подключен к второму входу третьего элемента И, выход которого подключен к объединенным первому входу второго счетчика и первому входу п того триггера, первые выходы третьего регистра подключены к первым входам соответствующих четвертых элементов И, второй выход третьего регистра подключен к объединенным первому входу п того элемента И и второму входу второго элемента И, выход п того элемента И подключен к первому входу шестого элемента И, выход которого подключе к второму входу второго счетчика, вход которого подключен к объединенным счетному входу п того триггера, третьему входу второго счетчика втрому входу третьего регистра и .вторым входам четвертых элементов Ир выход п того триггера подключен к второму входу шестого элемента И, шина логической единицы и шина логического нул  подключены соответственно к первому и второму управл ющему входу третьего триггера, выходы которого подключены к третьему входу второго элемента. И, соответственно объединенные первые и вторые входы первого триггера и второго элемента ИЛИ, второй вход п того элемента И, объединенные третий управл ющий вход третьего триггера, второй вход первого счетчика, второй вход п того триггера, второй вход четвертого триггера, второй вход блока формировани  сигнала, вторые входы вторых триггеров и вторые входы четвертых регистров  вл- ютс  соответствующими первыми входами преобразовател  сигнала, выходы четвертых элементов И и выходы второго регистра  вл ютс  соответственно адресными и информшдионными выходами преобразовател  входного сигнала.

3. Устройство по, п.2, отличающеес  тем, что блок формировани  сигнала содержит мажоритарные элементы, формирователи импульсов , элементы И, элемент ИЛИ, элемент НЕ, триггеры, выход элемента НЕ подключен к счетному входу первого триггера, первые и вторые выходы первого и второго триггера подключены к соответст.вующим входам первого и второго элементов И, выходы которых подключены соответственно к объединенным первым и вторым входам тре тьего и четвертого триггера,выходы третьего и четвертого триггеров подключены соответственно к первым входам первого и второго мажоритарных элементов , вторые и первые входы которых соответственно объединены , выходы первого и второго мажоритарных элементов через соответствующие формирователи импульсов подключены к соответствующим входам элемента ИЛИ, объединенные входы элемента НЕ -и счетный вход второго триггера, .объединенные управл ющие входы первого и второго триггера подключены соответственно к первому и второму входам блока формировани  сигнала, выход элемента ИЛИ подключен непосредственно к выходу блока формировани  сигнала.

I

Изобретение относитс  к автоматике и вычислительной технике и может (Зыть использовано дл  приема и передачи дискретных сообщений.

Известны устройства дл  приема информации, содержащие входные триг геры, соединенные с регистрами сдвига , выходы которых подключены к выходным шинам или к параллельным регистрам 13 и 2 .

В известных устройствах разр дность регистра сдвига равна разр дности и количеству слоев принимаемого кола, что значительно усложн ет устройства и снижает их надежность. Такие устройства не могут работать в мажоритированных системах при раесинхронизации между каналами, а в случае установки мажоритаров их чис2

ло равно числу слоев преобразуемого кода, что также значительно усложн ет . Кроме того, такие устройства обладают довольно низкими

функциональны возможност ми, так как не могут производить обмен в последовательном коде.

Наиболее близким техническим решением к изобретению  вл етс  устройO ство дл  приема посггедовательного кода, содержащее буферный регистр и блок преобразовани  входных сигналов , содержащий регистр сдвига (схему преобразовани  последовательного

5 кода в параллельный), счетчик импульсов и элемент И. Каждый разр д бу ,фарного регистра содержит элементы И (вентильные схеми), а шина. сдвига сдвигающего регистра подключена к входу счетчика, разр дность которого определ етс  разр дностью одного слова входного кода. По заполнению названного счетчика производитс  перезапись информации с регистра сдвига через трехвходовый элемент И на буферные регистры 31 .

Однако такое устройство невозможно использовать в резервированных системах при рассинхронизаци х между каналами, так как при рассинхронизации между каналами невозможна перезапись задним фронтом на буферный регистр через мажоритары. Кроме того известное устройство работает по жесткой временной диаграмме, т.е. перезапись производитс  с регистра сдвига в первый буферный регистр, с первого буферного регистра - во второй и т.д. до достижени  последнего . В известном устройстве также возможно возникновение  влени  гонок, поскольку запись информации в регистры формировани  сигналов счетчика-производитс  задним фронтом импульса сдвига.

Известное устройство также не может производить обмен записанного кода последовательным кодом по уплотненной магистрали. Изложенное значительно снижает надежность, быстро- . действие и функциональные возможности устройства.

Цель изобретени  - повышение надежности , быстродействи  и расширение области применени  устройства.

Поставленна  цель достигаетс  тем, что в устройство, содержащее в каждом канале преобразователь входного сигнала, входы которого подключены к входам устройства, буферный регистр, информационные входы которого объединены, выходы подключены к соответствующим первым выходам устройства, в каждый канал введены мажоритарные элементы, адресные, первые и второй информационные выходы преобразовател  входного сигнала соединены соответственно с первыми входами первых мажоритарных элементов , первыми входами вторых мажоритарных элементов и первым входом третьего мажоритарного элемента, выходы первых мажоритарных элементов подключены к адресным входам соответствующих буферных регистров, выходы вторых мажоритарных элементов соединены с соответствующими объединенными информационными входами буферных регистров, выход третьего мажоритарного элемента подключен к второму выходу устройства, первые и вторые входы первых, вторых и третьих мажоритарных элементов всех каналов соответственно объединены.

Преобразователь входного сигнала содержит блок формировани  сигнала.

регистры. Триггеры, счетчики, дешифраторы , элементы И, элементы ИЛИ, выход первого триггера подключен к первому входу первого регистра, выходы которого подключены к соответственно объединенныминформационным входам второго регистра и первого дешифратора, выходы первого дешифратора подключены к объединенным соответственно информационным входам

0 третьего регистра -и первым входам вторых триггеров, выходы которых подключены к первым входам соответствующих первых элементов И, выходы которых подключены к соответствующим входам первого элемента ИЛИ, вы5 ход второго элемента ИЛИ подключай к объединенным второму входу первого регистра, первому входу первого счетчика и первому входу блока формировани  сигнала, выход блока фор0 мировани  сигнала подключен к первому входу второго элемента И, выход которого подключен к объединенным вторым входам первых элементов И и объединенным первым входам четвертых

5 регистров, выходы четвертых регистров подключены к третьим входам соответствующих элементов И, выходы первого счетчика подключены к соответствунхцим входам второго дешифра0 тора, первый и второй выходы которого подключены соответственно к стробирующему входу первого дешифратора и вторым входам четвертых регистров, третий выход второго де5 шифратора подключен к стробируквдему входу второго регистра, счетном входу третьего триггера и пepвo v BxoAi третьего элемента И, четвертый выход второго дешифратора подключен

0 к первому входу четвертого триггера, выход которого подключен к второму входу третьего элемента И, выход котого подключен к объединенным первому входу второго счетчика и nepBotty входу п того триггера, первые выходы

5 третьего регистра подтспючены к первым входам соответствуквдих четвертьж элементов И, второй выход третьего регистра подключен к объединенным первому входу п того элемента И и

0 вторрму входу второго элемента К, выход п того элемента И подключен к первому входу шестого элемента И, выход которого подключен к второму входу второго счетчика, выход кото5 рого подключен к объединенным счетному входу п того триггера, третьему входу второго счетчика, второму входу третьего регистра и вторым входам четвертых элементов И, вы0 ход п того триггера подкиючен к второму входу шестого элемента И, шина логической единицы и шина логического нул  подключены соответственно к первому и второму управл ющему входу третьего триггера, выходы котог

5

,чены к третьему входу элемента И, соответственно шные первые и вторые входы триггера и второго элемента рой вход п того элемента И, н.ные третий управл ющий -тьего триггера, второй вход -О счетчика, второй вход п тоV триггера, второй вход четвертого триггера, второй вход блока формировани  сигнала, вторые входы вторых триггеров и вторые входы четвертых регистров  вл ютс  соответствующими первыми входами преобразовател  сигнала , выходы четветрых элементов И и выходы второго регистра  вл етс  соответственно адресными и информационными выхода14И преобразовател  входного сигнала.

Блок формировани  сигнала содержит мажоритарные элементы, формирователи импульсов, элементы И, элемент ИЛИ, элемент НЕ, триггеры, выход элемента НЕ подключен к счетному входу первого триггера, первые и вторые выходы первого и второго триггера подключены к соответствую ДИМ входам первого и второго элементов И, выходы которых подключены соответственно к объединенным первым и вторым входам третьего и четвертого триггеров, выходы третьего и четвертого триггеров подключены соответственно к первым в:1одам первого и второго мажоритарных элементов , вторые и первые входы которых соответстйенно объединены, выходы первого и второго мажоритарных -элементов через соответствующие формирователи импульсов подключены к соответствующим входам элемента ИЛИ, объединенные вход элемента НЕ и счетный вход второго триггера,объединенные -управл кидие входы первого и второго триггера подключены соответственно к первому и второму входам блока формировани  сигнала, выход элемента ИЛИ  вл етс  выходом блока формировани  сигнала.

На фиг, 1 покаэана функциональна  схема устройства; на фиг. 2 функциональна  схема преобразовател  входных сигналов на фиг. 3 функциональна  схема блока формировани  сигнала на фиг. 4 - временна . циаграмма работы блока формировани ; сигнала; на фиг, 5 временна  диаграма работы преобразовател  входных сигналов,

Устройство содержит (см. фиг. 1.) ;в каждом канале буферные регистры 1 1лажори тарныеэлементы 2-4, преобра;зователи 5 входных сигналов, выход (шина)6 преобразовател  входного сигнала,входы (шины) 7-11 преобразовател  входного сигнала.

Преобразователь входного сигнала (фи/о 2) содержит триггеры 12-16,

элементы ИЛИ 17 и 18, элементы И l 24, счетчики 25-26, регистры 27-30, дешифраторы 31 и 32, блок 33 формИровани  сигнала, выходы 34-47  вл ютс  выходами отдельных блоков преобразовател  входного сигнала,

Блок формировани  сигнал а м, фиг. содержит элемент.НЕ 48, триггеры 4952 , элементы И 53 и 54, мажоритарные элементы 55 и 56, формирователи 57 и 58 иглпульсов, элемент ИЛИ 59, выходы 60-65 ЯВ.ПЯЮТСЯ выходами отдельных элементов блока формировани  сигнала.

t Устройство работает следуквдим образом.

Входные сигналы в каждом канале преобразовател  5 входных сигналов поступают на шины 7 и 8 Вх. и О в последовательности, указанной на фиг. 5. Сигнал, поступагаций по шине 9 ПУСК, устанавливает счетные элементы cxeNtJ в исходное положение taKHM образом, после прохождени  сигнала ПУСК входные сигналы запоминаютс  по переднему фронту входным HS-триггером 13 и, складыва сь на входном элементе ИЛИ 18, задним фронтом сдвигают информацию с выход RS-триггера 13 в регистре 27 сдвига и одновременно подсчитываютс  счетчиком 35 импульсов, состо ние на. выходах которого определ етс  количеством битов поступившей информации . Далее в зависимости от числа поступивших импульсов производитс  дешифровка состо ний счетчика 25 импульсов дешифратором 31 команд, на стробИ1рующем входе которого производитс  задержка, равна  времени успокоени  переходных процессов в устройстве (практически около О,3 МКС).

При прохождении УС ( по окончанию адресной посылки) формируетс  сигна на выходе 38, стробирующий дешифра,тор 32 адреса, на выходах которого формируетс  сигнал, соответствующий адресу буферного регистра 1 или регистра 30 чтени ,

Одновременно в последний самостотельный разр д этого регистра записываетс  сигнал записи или чтени . В режиме записи устройство производит запись информации информационны слоев (ИС,- ИС„)в буферные регистры 1, а в режиме чтени  производитс  перезапись информации с этих регистров на регистры 30 чтени  и считыва гше информации через выходной элемент 4, В режиме записи выбранный импульс ИС на выходе 41 при помощи дешифратора 31 команд опрокидывает формируннций RS-триггер 15, разреша  прохождение сигнала с выхода 40, предназначенного дл  установки в исходное состо ние счетчика 26 частоты и счетного триггера 14, через элемент И 23. Как видно из фиг. 5, импульс на выходе 40 формируетс  последним импульсом УС, ИС, т.е. установка счетчика 26 частоты и сче ного триггера 14 осуществл етс  пос ледним импульсом ИС-,- ИСр на выходе 44. 3 этом случае элемент И 23 открываетс  ( в режиме записи первый элемент И 20 открыт сигналом с выхода 34 эап/чт) и импульсы входной частоты поступают с шины 10 на вход счетчика 26 частоты. Обычно этот счетчик строитс  на D-триггерах и врем  формировани  сигнала на выходе 45 определ етс  т {п-ц+ 1 ) , - число разр дов счетчика частоты ; Т - период следовани  импуль сов входной частоты. Длительность импульса на выходе 45 в счетчике равна сч - длительность импульса входной частоты. Задний фронт импульса на выходе 45, период которого равен t 7+ N7 устанавливает в состо ние О счетный триггер 14, прекраща  поступление импульсов входной частоты на счетчик 26 частоты. Импульс на выходе 45 стробирует выход регистра 29 адреса, т.е. выходные элементы И 24, на клходе которых формируетс  соответствукадий сигнал А1, А2 или Аи , который проход  через мажоритарные элементы 3 адреса, стробирует буферные регистры 1 в зависимости от адреса, запоминаемого в регистре 29 адреса. Информаци , записываема  в буферные регистры 1, определ етс  содержимым регистра 28 пам ти, в который импул сом с выхода 40 (см. фиг. 5) записы ваетс  информаци  с регистра 12 сдвига. Эта информаци , проход  через информсщионные мажоритарные элементы 2, поступает на вход буфер ных регистров 1 и переписываетс  на них задним фронтом импульса с выхода 45. Одновременно задний фронт им пульса с выхода 45 продвигает инфор мацию адреса, записанную в регистре 29, на один разр д вправо. Таким образом, при поступлении следуквдего ИС информаци  перепишетс  в буферны регистр i 4-1 { i- пор дковый номе буферного регистра 1, определ емого начальным адресом в дешифраторе 32 адресов). Далее цикл повтор етс  до достижени  регистром 29 адреса величины п(п - максимальный адрес буферного регистра 1). Устройство может работать как от одного информационного слова ИС, так и .в режиме записи нескольких ИС (с адреса Al до An). В этом случае быстродействие устройства повышаетс  на величину К п 1 - 1, , { 3) где - количество посылаемых ИС. Длительность импульса на выходе 45 перекрывает практически любую рассинхронизацию между каналами в поступлении входной информации, что очень важно при работе в дистанционных системах. В режиме чтени  в УС поступает признак ЧТЕНИЕ (4t/3o(( , который запрещает прохождение импульсов через первый элемент и 20. Импульсом на выходе 39 производитс  запись информации с буферных регистров 1 через шины 11 чтени , подключенные к выходам буферных регистров 1 каналов преобразователей 5 входных сигналов в регистЕ | 30 чтени . В зависимости от того, с какого буферного регистра 1 необходимо произвести чтение, адресна  посылка в УС дешифруетс  дешифратором 32 адреса и устанавливает в состо ние 1 соответствующий RS-триггер 16 адреса. Эти триггеры открывают соответствукхцие элементы И 19. Далее через блок 33 формировани  сигнала и элемент И 22 с выхода элемента ИЛИ 18 на вход регистров 30 чтени  поступают импульсы сдвига, которые, сдвига  инфромацию , одновременно поступают на входы элементов И 19, считыва  информацию с выходов регистров 30 чтени  в зависимости от того, какой RS-триггер 16 адреса установлен в состо ние 1. Считывание информации как в режиме чтени , так и в режиме записи производитс  как с определнного буферного регистра 1, так и начина  с любого i-ro регистра до последнего посылками ИС ( словами без сопровождени  ПУСК). Информаци  чтени  собираетс  на многовходовом элементе ИЛИ 17 и через шину 6 и выходной элемент 4 поступает на выход устройства . В зависимости от требований, предъ вл емых к системам, выходной элемент 4 может представл ть собой обычный согласующий элемент (например , магистральный усилитель) при работе канал в канал или мажоритарный элемент в случае необходимости мажоритировани . От режима работы (поканальный или мажоритарный режим) блок 33 формировани  сигнала также может представл ть собой или обычный формирователь импульсов дл  обеспечени  работы устройства на длинную линию в первом случае, или схему. приведенную на фиг. 3, во втором случае. При необходимости передачи резервированных сигналов при больших временах рассинхронизации между поступлением входнойинформации блок 33 формировани  сигнала при помощи счетных триггеров 49 и 50 .тактов, элемента НЕ 48 и элементов И 53 и 54 формировани  тактов формирует из последовательности входных импульсов тактовую частоту (см. фиг. 4), котора  управл ет RS-триггерами 51 и 52 тактов,, после чего мажоритируетс  элементами 55 и 56 формировани  тактов (фиг, 4). Далее эти импульсы фор мируютс  по длительности формировател ми импульсов и, объедин  сь на выходном элементе ИЛИ 59 тактов, поступают дл  чтени  информации с регистров 30 чтени . Такое пострение блока 33 формировани  сигнала при работе на мажоритированный выходной элемент 4 позвол ет обеспечить работу в режиме чтени  при рассинхронизации входной информации , практически равной периоду входной частоты. Введение в схему счётчика 26 частотьа , счетного триггера 14, форлмруЮ щего. RS-триггера 15, дешифратора 31 команд, RS-триггера 13, выходных эле ментов И 24, регистра 28 пам ти,.информационных мажоритарных элементов 2 и мажоритарных элементов 3 адреса повышает более чем на два пор дка надежноств устройства, обеспечив при этом нормальную его работу при значительных величинах рассинхрониэации между каналами ( в среднем до величины равной длине ИС). Введение дешифратора 32 адреса и регистра 29 адреса позвол ет повысить быстродействие cxeNM,. причем повышение быстродействи  зависит от количества ИС и увеличиваетс  с их увеличением ( обЕзГчно быстродействие увеличиваетс  на величину) 5 п1 - 1(4) где п1 - количество посылаемых ИС. Введение KS-триггеров 16 адреса, элементов И 19 чтени , регистров 30 чтени f регистров 30 чтени  и многовходового элемента ИЛИ 17, 3+ Ктриггера 12 позвол ет осуществить съем информации, записанной в буферные регистры 1, на высокочастотную магистраль что расшир ет функциональные возможности устройства, причем при съеме информации также повы- шаетс  быстродействие на величину (4). Кроме того, введение счетных триг геров 49-50 тактов, RS-триггеров 51 и 52, мажоритарных элементов 55 и 56, формирователей 57 и 58 импульсов, элемента ИЛИ 59 и элемента НЕ 48 позвол ет осуществить нормальную работу устройства в случае мажоритировани  при разбросах времени поетуплений входной информации.

гз

53

,f9

ifS

57 59

Вм ню (Р

П П П П П П П П П fl П П П П

/г П П П П П П П

П П П П П П П ,,

2Т

П П П П

П П П П П П Г,

П П П П П П П П П П П П П П ,,

П П

Claims (3)

1. УСТРОЙСТВО ДЛЯ ПРИЕМА

ПОСЛЕДОВАТЕЛЬНОГО КОДА, содержащее в каждом канале преобразователь входного сигнала, входы которого подключены к входам устройства, буферный регистр, информационные входы которо?· го объединены, выходы подключены к соответствующим первым выходам устройства, отличающееся тем, что, с целью повышения надежности, быстродействия и расширения области применения устройства, в каждый канал введены мажоритарные элементы, адресные, первые и второй информационные выходы преобразователя входного сигнала соединены соответственно с первыми входами первых мажоритарных элементов, первыми входами вторых мажоритарных элементов и первым входом третьего мажоритарного элемента, выхода первых мажоритарных элементов подключены к адресным входам соответствующих буферных регистров, выходы вторых мажоритарных элементов соединены с соответствующими объединенными информационными входами буферных регистров, выход третьего мажоритарного элемента подключен к второму выходу устройства, первые и вторые входы первых, вторых и третьих мажоритарных элементов всех каналов соответственно объединены.

2. Устройство по п.1, о т л и чающееся тем, что преобразователь входного сигнала содержит блок формирования сигнала, регистры, триггеры, счетчики, дешифраторы, элементы И, элементы ИЛИ, выход первого триггера подключен к первому входу первого регистра, выходы которого подключены к соответственно объединенным информационным входам второго регистра и первого дешифратора,выхода первого дешифратора подключены к объединенным соответственно информационным входам третьего регистра и первым входам вторых триггеров, выходы которых подключены к первым ₂ входам соответствующих первых элемен-8 тов И, выходы которых подключены к соответствующим входам первого элемента ИЛИ, выход второго элемента ИЛИ подключен к объединенным второму входу первого регистра, первому входу первого счетчика и первому входу блока формирования сигнала, выход блока формирования сигнала подключен к первому входу второго элемента И, выход которого подключен к объединенным вторым входам первых элементов И и объединенным Первым входам четвертых регистров, выходы четвертых регистров подключены к третьим входам соответствующих первых элементов И, выхода первого счетчика подключены к соответствующим входам второго дешифратора, первый и второй выходы которого подключены соответственно к стробирующему входу первого дешифратора'и вторым входам четвертых регистров, третий выход второго дешифратора подключен к стробирующему входу второго регистра, счетному входу третьего триггера и первому входу третьего элемента И, четвертый выход второго дешифратора подключен к первоуму входу четвертого триггера, выход

809680 Г ns которого подключен к второму входу третьего элемента И, выход которого подключен к объединенным первому входу второго счетчика и первому входу пятого триггера, первые выходы третьего регистра подключены к первым входам соответствующих четвертых элементов И, второй выход третьего регистра подключен к объединенным первому входу пятого элемента И и второму входу второго элемента И, выход, пятого элемента И подключен к первому входу шестого элемента И, выход которого подключен к второму входу второго счетчика, выход которого подключен к объединенным счетному входу пятого триггера, третьему входу второго счетчика» второму входу третьего регистра и вторым входам четвертых элементов И, выход пятого триггера подключен к второму входу шестого элемента И, шина логической единицы и шина логического нуля подключены соответственно к первому и второму управляющему входу третьего триггера, выходы которого подключены к третьему входу второго элемента. И, соответственно объединенные первые и вторые входы первого триггера и второго элемента ИЛИ, второй вход пятого элемента И, объединенные третий управляющий вход третьего триггера, второй вход первого счетчика, второй вход пятого триггера, второй вход четвертого триггера, второй вход блока формирования сигнала, вторые входы вторых триггеров и вторые входы четвертых регистров являются соответствующими первыми вхо дами преобразователя сигнала, выходы четвертых элементов И и выхода второго регистра являются соответственно адресными и информационными выходами преобразователя входного сигнала.

3. Устройство по. п.2, отличающееся тем, что блок формирования сигнала содержит мажоритарные элементы, формирователи импульсов, элементы И, элемент ИЛИ, элемент НЕ, триггеры, выход элемента НЕ подключен к счетному входу первого триггера, первые и вторые выходы первого и второго триггера подключены к соответствующим входам первого и второго элементов И, выхода которых подключены соответственно к объединенным первым и вторым входам третьего и четвертого триггера,выходы третьего и четвертого триггеров подключены соответственно к первым входам первого и второго мажоритарных элементов, вторые и первые входы которых соответственно объединены , выхода первого и второго мажоритарных элементов через соответствующие формирователи импульсов подключены к соответствующим входам элемента ИЛИ, объединенные входы элемента НЕ и счетный вход второго триггера, объединенные управляющие входы первого и второго триггера подключены соответственно к первому и второму входам блока формирования ход элемента ИЛИ сигнала, выподключен непосредственно к выходу блока формирования сигнала.