SU1075434A2

SU1075434A2 - Cyclic synchronizing device

Info

Publication number: SU1075434A2
Application number: SU823490656A
Authority: SU
Inventors: Геннадий Константинович Дашин; Константин Сергеевич Жулин
Original assignee: Предприятие П/Я Р-6465
Priority date: 1982-09-03
Filing date: 1982-09-03
Publication date: 1984-02-23

Abstract

УСТРСЯ СТВО СИНХРОНИЗАЦИИ ПО ЦИКЛАМ по авт.св. 944134, отличающее с тем, что, с целью повс аени помехоустойчивости при установившемс режиму синхронизгщни,. в иего введеиы последовательно соединенные блок Т1риггеров и четвертый дополнительный элемент И, к второму входу подключен дог олнительный шхсщ первого триггерс1, a выход подсоединен к дополнительному входу первого накопител , вход которого подключен к первому входу блока триггеров , к втсфому входу которого подключен выход третьего дополнительного элемента И.LISTING STVO SYNCHRONIZATION ON CYCLES on auth. 944134, distinguished by the fact that, in order to improve the noise immunity under steady state synchronization, The serially connected T1rigger block and the fourth additional element I are entered into it, the first input is connected to the second input of the first trigger1, and the output is connected to the auxiliary input of the first accumulator, the input of which is connected to the first input of the trigger unit, to the VCPf input of which the output of the third additional element is connected AND.

Description

VlVl

СПSP

4;four;

00 4 Изобретение относитс к технике св зи и может использоватьс в мног канальных системах передачи сигнало с импульсно-кодовой модул цией (ИКМ и дельта-модул цией (ДМ). По основному авт. св. 944134 известно устройство синхронизации по циклам, содержащее последовательно соединенные формирователь тактовых импульсов, элемент запрета, делитель распределитель и регистр сдвига, кх второму входу которого и первому вх ду 3лемента задержки подключен второй выход формировател тактовых им пульсов, вход которого объединен с первыми входами блоков опробовани импульсных позиций, к вторьш входам которых, кроме первого, подключены выходы 3лe 4eнта задержки, к второму входу которого, а также к второму входу первого блока опробовани импульсных позиций подключен выход первого элемента ИЛИ, при этом выходе регистра сдвига подключены соответственно к третьим входам блоков опробовани импульсных позиций, узла перезаписи сигналов несоответстви , к первому входу первого расширител и через элемент И к первым входам остальных расширителей., третьему вхо ду элемента И и соответствующим входам элемента И-ИЛИ, выход которого подключен к второму входу элемента запрета и первому входу которого и четвертому входу первого блока, опробовани импуль.сных позиций подключен выход делител -распределител , при этом выхопы первого и третьего блоков опробовани импульсных позиций подколочены к вторым входам соответствующих расширителей, а .выход второ го блока опробовани импульсных позиций подключен к сооветствующему входу Узла перезаписи сигналов несоответстви , к другим соответствующим входам которого подключены выходы втсфого и третьего расширителей, а выход первого расширител подключен к первсмлу входу первого дополнительного элемента И, причем выход первого блока опробовани импульсных позиций подключен к входу первого накопител , а выход третьего расширирител подключен к соответствующему входу элемента И-ИЛИ, а также Первый и второй дополнительные элементы И, второй накопитель, последовательно соединенные первый триггер и блок инднксщии, второй.элемент ИЛИ и последовательно соединенные коммутатор второй триггер и третий дополнительный элемент И, выход которого подклю чен к установочным входам первого и второго накопителей, выходы которых подключены к первому и второму управл ющим входам коммутатора, к первому разрешаквдему входу которого и к первому входу второго элемента ИЛИ подключен выход первого блока опробовани импульсных позиций, а к второму разрешающему входу коммутатора , входу второго накопител и второму входу второго элемента ИЛИ через первый дополнительный элемент И подключен второй выход- цервого расширител , при этом выход второго элемента ИЛИ подключен к второму входу третьего дополнительного алемента И, выход второго накопител подключен к второму входу второго триггера и первому входу первого триггера , к второму входу которого подключен второй выход коммутатора, а выход первого триггера подключен к второму входу элемента И и первому входу второго дополнительного элемента И, к втйрому и третьему входам которого подключены выходы первого и второго расширителей,а выход второго дополнительного элемента И подключен к соответствующим входам элемента И-ИЛИ, к дополнительному входу которого , а также дополнительному входу узла перезаписи сигналов несоответст-. ВИЯ подключен дополнительный выход элемента И 11. Однако данное устройство синхронизации по циклам имеет частые сбои синхронизации при низком соотношении сигнализации на его входе, т.е. недостаточную помехоустойчивость. Цель изобретени - повышение псЛлехоустойчивости при установившемс режиме синхронизации. Цель достигаетс тем, что в устройство синхронизации по циклам, содержащее последовательно соединенные формирователь тактовых импульсов, элемент запрета, делитель-распределитель и регистр сдвига, к второму входу которого и первому входу элемента задержки подключен второй выход формировател тактовых импульсов, вход которого объединен с первыми входакш блоков опробовани импульсных позиций, к вторым входам которых, кроме первого, подк.лючены выходы элемента задержки, к второму входу которого, .а также к второму входу первого блока опробовани импульсных позиций подключен выход первого элемента ИЛИ, при этом выходы регистра сдвига подключены соот-ветственно к третьим входам блоков опробовани импульсных позиций, узла перезаписи сигналов несоответстви , к первому входу первого расширител и через элемент И к первым входам остальных расширителей, третьему входу Элемента И и соответствующим входам элемента И-ИЛИ, выход которого подключен к второму входу элемента запрета и первому входу первого элемента ИЛИ, к второму входу которого и четвертому входу первого блока опробовани импульсных позиций подключен выход делител -распределител , при этом выходы первого и третьего блоков опробовани импульсных позиций подключены к вторым входам соответствующих расширителей, а выход второго блока опробовани импульсных позиций подключен к .соответствующему входу узла перезаписи сигнёшоЁ несоответ.стви , к другим соответствуюишм входам которого подключены выходе второго и третьего расширителей , а выход первЬгр расширител подключен к первому входу первого . дополнительного элемента И, причем выход первого блока опробовани импульсных позиций подключен к входу первого накопител , а выход третьего расширител подключен к соответствующему входу элемента И-ИЛИ, а также первый и второй дополнительные элементы И, второй накопитель, последовательно соединенные первый триггер и блок индикации, а также второй элемент ИЛИ и последовательно соединенные .коммутатор, второй триггер и третий дополнительный элемент И, выход которого подключен к установленным входам первого и второго накопителей выходы которых подключены к первому и второму управл кицим входам коммутатора , к первому разрапающему входу которого, а также к первому входу второго элемента ЦЛИ подключен выход первого блока опробовани импульсных позиций, а к второму разрешающему входу коммутатора, входу второго накопител и второму входу второго элемента ИЛИ через первый дополнительный элемент И подключен второй выход первого расширител , при этом выход второго -элемента ИЛИ подклю- чен к второму входу третьего допол-. нительного элемента И, выход второго накопител подключен к второму входу второго триггера и первому входу первого триггера к второму входу которого подключен второй выход коммутатора , а выход первого триггера подключен к второму входу элемента И и первому входу второго дополнительного элемента И, к второму и третьему входам которого подключены выходы первого и второго расширителей , а выход второго дополнительного элемента И подключен к соответствующим входам элемента И-ИЛИ, к дополнительному входу которого, а также дополнительному входу узла перезаписи сигналов несоответстви подключен дополнительный выход элемента И,- введены последовательно со единенные блок-триггеров и четвертый дополнительный элемент И, к второму входу которого подключен дополнительный выход первого триггера, а выход подсоединен к дополнительному входу первого накопител , вход00 4 The invention relates to communication technology and can be used in multi-channel signal transmission systems with pulse-code modulation (PCM and delta modulation (DM). By the basic bus link 944134, a loop synchronization device containing serially connected driver of clock pulses, prohibition element, divider, distributor and shift register, kx whose second input and first input of the 3 delay elements connected to the second output of the clock pulse generator, the input of which is combined with the first inputs of the blocks robots of pulse positions, the second inputs of which, besides the first one, are connected to the outputs 3–4 delay, to the second input of which, as well as to the second input of the first testing unit of pulse positions, the output of the first element OR is connected, while the output of the shift register is connected respectively to the third inputs of the blocks testing pulse positions, node of rewriting of signals of inconsistency, to the first input of the first expander and through the AND element to the first inputs of the remaining expander., to the third input of the AND element and the corresponding input m of the AND-OR element, the output of which is connected to the second input of the prohibition element and whose first input and the fourth input of the first block, testing the pulse positions, the output of the distributor distributor is connected, while the outputs of the first and third pulse testing blocks are pinned to the second inputs of the corresponding extenders, and the output of the second sampling unit of pulse positions is connected to the corresponding input of the node for rewriting the mismatch signals, the other outputs of which are connected to the outputs of the and the third expander, and the output of the first expander is connected to the input of the first additional element AND, the output of the first testing unit of pulse positions is connected to the input of the first accumulator, and the output of the third expander is connected to the corresponding input of the AND-OR element, as well as the first and second additional elements And, the second drive, the first trigger connected in series and the indnix unit, the second OR element and the switch connected in series to the second trigger and the third additional element AND, The output of which is connected to the setup inputs of the first and second drives, the outputs of which are connected to the first and second control inputs of the switch, the first permit of which input and the first input of the second element OR are connected to the output of the first pulse testing unit, and the second permitting input of the switch , to the input of the second accumulator and the second input of the second element OR, through the first additional element I, the second output of the central expander is connected, and the output of the second element OR is connected to the second th input of the third additional element I, the output of the second accumulator is connected to the second input of the second trigger and the first input of the first trigger, to the second input of which the second output of the switch is connected, and the output of the first trigger is connected to the second input of the And element, in the top and third inputs of which the outputs of the first and second expanders are connected, and the output of the second additional element AND is connected to the corresponding inputs of the AND-OR element, to the additional input of which second, and auxiliary input node overwriting nesootvetst- signals. VIA is connected to an additional output of the element 11. However, this cycle synchronization device has frequent synchronization failures with a low signaling ratio at its input, i.e. insufficient noise immunity. The purpose of the invention is to increase pL-resistant under steady-state synchronization mode. The goal is achieved by the fact that a cycle synchronization device containing serially connected clock generator, prohibition element, distributor-divider and shift register, to the second input of which and the first input of the delay element is connected the second output of the clock generator, the input of which is combined with the first inputs pulse test units, to the second inputs of which, besides the first, the outputs of the delay element are connected; to the second input of which, as well to the second input of the first block, the pulsing positions are connected to the output of the first element OR, while the outputs of the shift register are connected to the third inputs of the pulsing positions testing unit, the rewriting node of the mismatch signals, respectively, to the first input of the first expander and through the AND input to the first inputs of the other expanders, the third input of the AND element and the corresponding inputs of the element AND-OR, the output of which is connected to the second input of the prohibition element and the first input of the first element OR, to the second input of which and the fourth input of the first block while testing the pulse positions, the output of the splitter distributor is connected, while the outputs of the first and third blocks of testing the pulse positions are connected to the second inputs of the corresponding expanders, and the output of the second block testing the pulse positions are connected to the corresponding input of the overwriting node of the signal mismatch. which are connected to the output of the second and third extenders, and the output of the expander expr is connected to the first input of the first. an additional element AND, the output of the first testing unit of pulse positions is connected to the input of the first storage device, and the output of the third expander is connected to the corresponding input of the AND-OR element, as well as the first and second additional elements AND, the second storage device connected in series the first trigger and display unit, as well as the second OR element and the series-connected switch, the second trigger and the third additional AND element, the output of which is connected to the installed inputs of the first and second drives you Which are connected to the first and second control inputs of the switch, to the first breakdown input of which, as well as to the first input of the second QI element, the output of the first sampling unit of pulse positions is connected, and to the second permitting input of the switch, the second accumulator input and the second input of the second OR element through the first additional element AND the second output of the first expander is connected, and the output of the second element OR is connected to the second input of the third auxiliary. The main element And, the output of the second accumulator is connected to the second input of the second trigger and the first input of the first trigger to the second input of which the second output of the switch is connected, and the output of the first trigger is connected to the second input of the And element and the first input of the second additional element And, to the second and third inputs which connects the outputs of the first and second extenders, and the output of the second additional element AND is connected to the corresponding inputs of the element AND-OR, to the additional input of which, as well as an additional at the input of the rewriting node of the inconsistency signals, an additional output of the AND element is connected — sequentially connected block-flip-flops and a fourth additional element AND are entered, to the second input of which an additional output of the first trigger is connected, and the output is connected to the additional input of the first accumulator, input

которого подключен к первому входу блока триггеров, к второму входу которого подключен выход третьего дополни тельного элемента И. .which is connected to the first input of the block of triggers, to the second input of which the output of the third additional element I. is connected.

На чертеже представлена структурна электрическа схема устройства синхронизации по циклам.The drawing shows a structured electrical circuit of a cycle synchronization device.

Устройство синхронизации по IWKлам содержиf формирователь 1 тактовых импульсов, блоки 2-4 опробо0 вани импульсных позиций,, расширители 5 - 7, 9влитель-.распределитель 8, элемент Й-ИЛИ 9, первый элемент ИЛИ 10, элемент. 11 задержки, накопители 12 и 13, регистр 14 сдвига, узел 15 перезаписи сигналов несоот5 ветстви , элемент 16 запрета, коммутатор 17, триггеры 18 и 19, блок 20 индикации, первЕ й, второй и третий дополнительные элементы И 21 - 23., элемент И 24, содержащий первый и The synchronization device according to IWKlam contains the shaper of 1 clock pulses, blocks 2–4 testing pulse positions, expanders 5–7, 9, the distributor 8, the element Y-OR 9, the first element OR 10, the element. 11 delays, accumulators 12 and 13, shift register 14, node 15 of rewriting signals of incompatibility, prohibition element 16, switch 17, triggers 18 and 19, indication unit 20, first, second and third additional elements 21 21 23., element And 24, containing the first and

0 второй элементы И 25 и 26, второй элемент ИЛИ 27, четвертый дополнительный элемент И 28, блок 29 триггеров , содержащий триггеры ,29 29 ,0 the second elements are AND 25 and 26, the second element is OR 27, the fourth additional element is AND 28, the block 29 of triggers, containing triggers, 29 29,

Устройство-, синхронизации по цик5 лам работает .следующим образом.Device-sync cyclam works in the following way.

В состо нии синхронизации импульсы тактовой частоты с выхода фор мировател 1поступают на один из входов регистра 14 сдвига, а че0 рез элемент 16 запрета на вход делител -распределител 8. На выходе делител -распределител 8 фо{жируетс последовательность импульсов, следукхдих с цикловой частотой, а на In the synchronization state, the clock frequency pulses from the output of the forwarder 1 are passed to one of the inputs of the shift register 14, and through the input element 16 of the input distributor 8 prohibitor 8. At the output of the distributor 8, the pulse sequence, followed by cycles with frequency, and on

5 первом - п том выходах регистра сдвига формируютс импульсы, задержанные относительно выходного импульса делител -распределител 8 на один п ть периодов тактовой частоты соот0 ветственно. Входной групповой сигнал с ИКМ или с ДМ поступает на соответствующие входы блоков 2 - .4 опробовани , на другие входы которых подаютс опробывающие импульснью сигналы .5 of the first - fifth outputs of the shift register, pulses are generated, delayed relative to the output pulse of the splitter distributor 8 by one five clock periods, respectively. The input group signal from PCM or DM is fed to the corresponding inputs of blocks 2 - .4 testing, the other inputs of which are supplied with pulse-testing signals.

5five

В случае опробовани блоком 2 импульсных позиций, синхросимволы на которых отсутствуют, сигналы сшибки с его выхода поступают на вход накопител 13,.In the case of block testing of 2 pulse positions, where there are no sync symbols, the error signals from its output go to the input of the accumulator 13 ,.

00

Несмотр на то, что в состо нии синхронизма на вход накопител 13 поступают импульсы сшибки, заполнени (счета этих импульсов).накопител 13 не происходит, так как в это Despite the fact that in the state of synchronism, an impulse of an error arrives at the input of the accumulator 13, the filling (counting of these impulses). The accumulator 13 does not occur, since

5 врем с выхода четвертого дополнительного элемента И 28 на дополнительный вход накопител 13 поступает сигнал, запрещающий счет импульсов этим накопителем 13. Этот запре0 щающий сигнал измен етс на сигнеш разрешени счета импульсов сигнгилов ошибок накопителем 13 только поедав опрокидывани блока 29, т.е. только после заполнени импульсами сигналов сишбки триггеров 29(-29п блока 29.5 time from the output of the fourth additional element 28 to the auxiliary input of the accumulator 13 a signal prohibits the counting of pulses by this accumulator 13. This forbidding signal is changed by the signal of the resolution of the counting of the errors of the error signals by the accumulator 13 only after eating the overturning of block 29 only after the trigger signals of the triggers 29 have been filled with pulses (-29n block 29.

5five

Таким образом, в режиме (Синхронизма сигнал ошибки (сигнал включений режима поиска) на вход ком14утатора 17 поступает с выхода накопител 13 только после .заполнени всех триггеров 2У -;г9п блока 29 и накопител 13, что исключает ложные сбои установившейс синхронизации по циклгим при низких соотношени х (Жгнал-шум.Thus, in the (Synchroism) mode, the error signal (the search mode enable signal) to the input of the commutator 17 comes from the output of the accumulator 13 only after filling in all the 2U triggers; Ratio x (Signal noise.

После достижени синхронизации по циклам, при которой блок 2 опробывает позиции с синхросимволами цикла, на выходе дополнительного элемента И 21 формируетс сигнгип синхронизма. После заполнени Накопител 12 триггер 19 устанавливаетс в состо ние, при котором на его втором выходе формируетс сигнал логической единицы, разрешающий поступление сигнсшов с выхода п триггера 29|) на дополнительный вход накопител 13. В исходном состо нии, задаваемом , выходными импульсами элемента И 23, триггер 29ц находитс в состо нии , при котором на вход четвертого .дополнительного элемента И 28 с его выхода поступает сигнал логической единицы. Таким образом, подсчет накопителем 13 импульсов сигналовAfter achieving cycle synchronization, in which block 2 tests positions with cycle sync symbols, a signal matching sync is generated at the output of the additional element 21. After filling in accumulator 12, trigger 19 is set to the state in which a logical unit signal is generated at its second output, allowing signals from the output of trigger 29 (29) to an additional input of accumulator 13. In the initial state specified by the output pulses of the And 23 element The trigger 29c is in a state in which the signal of a logical unit arrives at the input of the fourth additional element 28 from its output. Thus, the accumulator calculates 13 pulses of signals

ошибок, поступающих на его вход непосредственно а выхода блока 2, будет запрещен. В этом случае сигналы сшибок подсчитываютс последовательно триггерами 294-:29f, блока 29 и лишь после опрокидывани триггера 29f, подсче1Т ошибок продолжаетс с помощью накопител 13.errors arriving at its input directly on the output of block 2 will be prohibited. In this case, the error signals are counted in succession by the 294-: 29f triggers, block 29, and only after the flip-flop 29f is overturned, the error counting is continued using the accumulator 13.

Таким образом, дл включени режима поиска в устройстве синх|ронизации поциклам в установившемс режиме опробовани синхропозиций цикла необходимо значительно большее количество сшибок, чем в режиме поиска дл подтверждени правильности этого режима.Thus, to enable the search mode in the synchronization device for cycling in the steady state testing cycle synchronization positions, a significantly larger number of errors are required than in the search mode for confirming the correctness of this mode.

Это исключает ложные сбои синхрониз щии при повышенном содержании синхросимволов цикла, которое наблюдаетс при низких соотношени х сигнал-шум на входе устройства.This eliminates spurious synchronization failures with an increased sync-cycle content, which is observed at low signal-to-noise ratios at the input of the device.

Технико-экономическа эффективность изобретени заключаетс в повыиёнии помехоустойчивости предлагаемого устройства при установившемс режиме синхронизации за счет исключени ложных сбоев синхронизации при низких соотношени х сигналшум .The technical and economic efficiency of the invention consists in enhancing the noise immunity of the proposed device at steady-state synchronization by eliminating spurious synchronization failures at low signal-to-noise ratios.

Claims

SYNCHRONIZATION DEVICE FOR CYCLES according to ed. No. 944134, characterized by the fact that, with a view to t

increase noise immunity in the steady state synchronization mode.

• a trigger unit and a fourth additional element And are connected in series to it, to the second input of which an additional output of the first trigger is connected, and the output is connected to the additional input of the first drive, the input of which is connected to the first input of the trigger unit, the second input of which is connected to the second input element I.