SU1177920A1

SU1177920A1 - Device for measuring error factor in digital transmission system

Info

Publication number: SU1177920A1
Application number: SU843715359A
Authority: SU
Inventors: Семен Семенович Литвак
Original assignee: Предприятие П/Я М-5619
Priority date: 1984-01-10
Filing date: 1984-01-10
Publication date: 1985-09-07

Abstract

УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ КОЭФФИЦИЕНТА ОШИБОК В ЦИФРОВЫХ СИСТЕМАХ ПЕРЕДАЧИ, содержащее на передающей стороне генератор контрольно-испытательного сигнала, выход которого вл етс входом цифрового линейного тракта, а на приемной стороне - последовательно соединенные выделитель тактовой частоты, блок управлени и счетчик общего числа ошибок, последовательно соединенные регистр сдвига, линию задержки и распределитель, последовательно соединенные дешифратор, входы которого соединены с соответствующими выходами регистра сдвига и распределител , и эталонный генератор, регулируемую линию задержки, второй выход выделител тактовой частоты подключен к первому входу регистра сдвига и к второму входу распределител , второй вход регистра сдвига и вход выделител тактовой частоты объединены с выходом цифрового линейного тракта, отличающеес тем, что, с целью повышени точности, в него введены формирователь сигнала ошибки , три счетчика, три элемента запрета, три элемента задержки и два элемента совпадени , выход формировател сигнала ошибки подключен к входу первого элемента задержки , выход которого подключен к первому входу первого элемента запрета, второй вход и выход которого соединены соответственно с выходом формировател сигнала ошибки и первым входом первого счетчика , выход первого элемента запрета подключен к объединенным первому входу второго элемента запрета и входу второго элемента задержки, выход которого подключен к первому входу первого элемента совпадени , выход которого подключен к первым входам второго счетчика, третьего элемента запрета и входу третьего элемента задержки , выход которого подключен к первому входу второго элемента совпадени , выход и второй вход которого соединены соI ответственно с первым входом третьего счетчика и выходом третьего элемента запрета, сл второй вход которого соединен с вторым входом первого элемента совпадени и выходом второго элемента запрета, второй вход которого соединен с выходом формировател сигнала ошибки, второй выход блока управлени подключен к вторым входам первого , второго и третьего счетчиков, выход эталонного генератора подключен к входу регулируемой линии задержки, выход которой подключен к первому входу формирова ;о ьо тел сигнала ощибки, второй вход которого соединен с третьим выходом выделител тактовой частоты, третий вход формировател сигнала ощибки объединен с выходом цифрового линейного тракта, а выход формировател сигнала ошибки подключен к второму входу счетчика общего числа ошибок .A DEVICE FOR MEASURING THE ERROR COEFFICIENT IN DIGITAL TRANSMISSION SYSTEMS, containing on the transmitting side a test signal generator, the output of which is an input of a digital linear path, and on the receiving side - serially connected clock frequency selector, control unit and total error counter, serially connected the shift register, the delay line and the valve, connected in series by the decoder, the inputs of which are connected to the corresponding outputs of the shift register and the distributor and the reference generator, an adjustable delay line, the second output of the clock selector are connected to the first input of the shift register and to the second input of the distributor, the second input of the shift register and the input of the selector clock frequency are combined with the output of the digital linear path, characterized in that increase accuracy, an error signal generator, three counters, three prohibition elements, three delay elements and two coincidence elements are entered into it, the output of the error signal generator is connected to the input of the first The second delay element, the output of which is connected to the first input of the first prohibition element, the second input and the output of which are connected respectively to the output of the error signal generator and the first input of the first counter, the output of the first prohibition element is connected to the combined first input of the second prohibition element and the input of the second delay element, the output of which is connected to the first input of the first element of the match, the output of which is connected to the first inputs of the second counter, the third prohibition element and the input of the third element The terminal is connected to the first input of the second coincidence element, the output and the second input of which are connected to the first input of the third counter and the output of the third prohibition element, the second input of which is connected to the second input of the first coincidence element and the output of the second prohibition element, the second input which is connected to the output of the error signal generator, the second output of the control unit is connected to the second inputs of the first, second and third counters, the output of the reference generator is connected to the control input the delayed line, the output of which is connected to the first input of the signal; the signal signal body, the second input of which is connected to the third output of the clock frequency selector, the third input of the error signal generator, and the output of the error signal generator connected to the second input counter total number of errors.

Description

Изобретение относитс к радиотехнике и может использоватьс в системах многоканального уплотнени с импульсно-кодовой модул цией.The invention relates to radio engineering and can be used in multi-channel multiplexing systems with pulse code modulation.

Цель изобретени - повышение точности.The purpose of the invention is to improve accuracy.

На чертеже представлена структурна электрическа схема предложенного устройства .The drawing shows a structural electrical circuit of the proposed device.

Устройство дл измерени коэффициента ошибок в цифровых системах передачи содержит на передающей стороне генератор 1 контрольно-испытательного сигнала, на приемной стороне - счетчик 2 общего числа ощибок, выделитель 3 тактовой частоты, регистр 4 сдвига, линию 5 задержки, распределитель 6, дешифратор 7, эталонный генератор 8, регулируемую линию 9 задержки, формирователь 10 сигналов ошибки, блок 11 управлени , первый элемент 12 задержки, первый 13 и второй 14 элементы запрета, второй элемент 15 задержки, первый счетчик 16, первый элемент 17 совпадени , второй счетчик 18, третий элемент 19 запрета, третий элемент 20 задержки, второй элемент 21 совпадени , третий счетчик 22, причем передающа и приемна стороны соединены цифровым линейным трактом 23.A device for measuring the error rate in digital transmission systems on the transmitting side contains a generator 1 of the test signal, on the receiving side — a counter 2 of the total number of faults, a 3 clock frequency selector, a shift register 4, a delay line 5, a distributor 6, a decoder 7, the reference generator 8, adjustable delay line 9, error generator 10, control unit 11, first delay element 12, first 13 and second prohibition elements 14, second delay element 15, first counter 16, first match element 17, the second counter 18, the third prohibition element 19, the third delay element 20, the second coincidence element 21, the third counter 22, the transmitting and receiving sides being connected by a digital linear path 23.

Устройство работает следующим образом .The device works as follows.

Испытательный цифровой сигнал с выхода генератора 1 подаетс на вход цифрового линейного тракта 23, с выхода которого поступает на третий вход формировател 10 сигналов ощибки. На второй вход формировател 10 сигналов ошибки подаетс периодическа последовательность импульсов , совпадающих по времени с символами отдельных разр дов кодовых комбинаций контрольно-цифрового сигнала.The test digital signal from the output of the generator 1 is fed to the input of the digital linear path 23, from the output of which is fed to the third input of the driver 10 error signals. A periodic sequence of pulses is applied to the second input of the error signal generator 10, which coincides in time with the symbols of the individual bits of the code combination of the reference digital signal.

На выходе формировател 10 сигналов ошибки формируютс сигналы ошибок, которые подсчитываютс счетчиком 2 общего числа ошибок и поступают на выход устройства . Импульсы ошибок поступают на вход первого элемента 13 запрета, на второй вход которого сигнал поступает через первый элемент 12 задержки, осуществл ющий задержку на один такт. На вход первого счетчика 16 поступают одиночные ошибки и первые импульсы смежных ошибок. На запрещающий вход второго элемента 14 запрета поступают импульсы с выхода формировател 10 сигналов ошибки и выхода первого элемента 13 запрета. Поэтому на выход устройства не пропускаютс одиночные ошибки, длина смежных ошибок уменьшаетс на один тактовый интервал. С выхода первого элемента 13 запрета импульсы ошибок подаютс на вход второго элемента 15 задержки и первый элемент 17 совпадени , к второму входу которого подвод тс импульсы одиночных ошибок и первые импульсы смежных ошибок, задержанные на один тактовый интервал во втором элементе 15 задержки . Поэтому на вход второго счетчика 18 пропускаютс только сдвоенные смежные ошибки, когда они существуют. Аналогично работают третий элемент 19 запрета и третий элемент 20 задержки. Третий счетчик 22 служит дл регистрации третьих импульсов смежных ошибок, и т.д. Результаты,At the output of the error signal generator 10, error signals are generated, which are counted by the counter 2 of the total number of errors and are output to the device. The impulses of errors arrive at the input of the first prohibition element 13, to the second input of which the signal arrives through the first delay element 12, delaying by one cycle. The input of the first counter 16 receives single errors and the first impulses of adjacent errors. At prohibiting the input of the second element 14 of the ban receives pulses from the output of the imaging unit 10 error signals and the output of the first element 13 of the ban. Therefore, single errors are not passed to the output of the device, the length of adjacent errors is reduced by one clock interval. From the output of the first prohibition element 13, error pulses are fed to the input of the second delay element 15 and the first coincidence element 17, to the second input of which single error pulses and first adjacent error pulses delayed by one clock interval in the second delay element 15 are applied. Therefore, only double adjacent errors are passed to the input of the second counter 18 when they exist. Similarly, the third prohibition element 19 and the third delay element 20 operate. The third counter 22 serves to register the third impulse of adjacent errors, etc. Results,

0 зафиксированные в третьем счетчике 22, представл ют собой статистический р д накопленных частот распределени длины смежных ошибок.0, recorded in the third counter 22, is a statistical series of cumulative frequencies of the adjacent error length distribution.

Формирование эталонных периодических импульсных последовательностей, синхронных и синфазных с контрольным цифровым сигналом на втором входе формировател Ю сигналов ошибки производитс непосредственно из контрольного цифрового сигнала, который представл ет собой периодическуюThe formation of reference periodic pulse sequences, synchronous and in-phase with the control digital signal at the second input of the error signal generator Yu, is made directly from the control digital signal, which is a periodic

0 последовательность к-разр дных кодовых комбинаций, следующих с частотой Ы2 . ({т - значени тактовой частоты контрольного цифрового сигнала). Дл этого сигнала с выхода цифрового линейного тракта 23 поступает на пр мой вход регистра 4 сдвига, который через линию 5 задержки сдвигает контрольный цифровой сигнал на интервал времени пТ (на длительность п-разр дной кодовой комбинации, Т - длительность тактового интервала сигнала с тактовой часто0 ).,0 sequence of c-bit code combinations following with frequency n2. ({t - values of the clock frequency of the pilot digital signal). For this signal from the output of the digital linear path 23 is fed to the direct input of the shift register 4, which, through the delay line 5, shifts the control digital signal by the time interval pT (by the duration of the n-bit code combination, T is the duration of the clock interval of the signal with the clock frequency0 ).

В результате кодовые символы на соответствующих разр дных выходах регистра 4 сдвига и распределител 6 должны совпадать (в случае отсутстви ощибок). В случае совпадени соответствующих символов,As a result, the code symbols on the corresponding bit outputs of the register 4 shift and the distributor 6 must be the same (in the absence of errors). If the corresponding characters match,

5 на выходе дещифратора 7 формируетс периодическа импульсна последовательность с частотой fT/2jr..Последующее формирование периодической импульсной последовательности с частотой f,p/n производитс с помощью синхрозируемого по фазе эталонного генератора 8. Эти последовательности по временному положению соответствуют символам первого разр да п-разр дных кодовых комбинаций.5, a periodic pulse sequence with a frequency of fT / 2jr is formed at the output of the decipheror 7. The subsequent formation of a periodic pulse sequence with a frequency of f, p / n is carried out using a phase-synchronized reference generator 8. These sequences in the temporal position correspond to the characters of the first digit p- bit code combinations.

С помощью регулируемой линии 9 задержки сигнал поступает на второй вход формировател 10 сигналов ощибки. Применение синхронизируемого по фазе эталонного генератора 8 позвол ет производить формирование синхронной и синфазной эталонной последовательности импульсов с частотой f.j,/H даже при возникновении ощибок символов в соседних кодовых комбинаци х контрольного цифрового сигнала. Выделитель 3 тактовой частоты осуществл ет выделение из входного сигнала тактовой частоты и управл ет работой соответствующих элементов.Using the adjustable delay line 9, the signal arrives at the second input of the driver 10 of the error signal. The use of a phase-synchronized reference oscillator 8 allows the formation of a synchronous and in-phase reference pulse sequence with a frequency f.j, / H even if errors occur in the adjacent code combinations of the pilot digital signal. The clock frequency selector 3 extracts the clock frequency from the input signal and controls the operation of the respective elements.

Claims

DEVICE FOR MEASURING ERROR COEFFICIENT IN DIGITAL TRANSMISSION SYSTEMS, containing on the transmitting side a control-test signal generator, the output of which is an input of a digital linear path, and on the receiving side there are serially connected clock isolator, control unit and total number of errors counter connected in series to the register a shift line, a delay line and a distributor connected in series to a decoder whose inputs are connected to the corresponding outputs of the shift register and distribution a divider, and a reference generator, an adjustable delay line, the second output of the clock selector is connected to the first input of the shift register and to the second input of the distributor, the second input of the shift register and the input of the clock selector are combined with the output of the digital linear path, characterized in that, in order to to increase accuracy, an error signal conditioner, three counters, three inhibit elements, three delay elements and two coincidence elements are introduced into it, the error signal conditioner output is connected to the input of the first element a delay whose output is connected to the first input of the first inhibit element, the second input and output of which are connected respectively to the output of the error signal conditioner and the first input of the first counter, the output of the first inhibit element is connected to the combined first input of the second inhibit element and the input of the second delay element, the output of which connected to the first input of the first coincidence element, the output of which is connected to the first inputs of the second counter, the third inhibit element and the input of the third delay element, the output of which о is connected to the first input of the second coincidence element, the output and second input of which are connected respectively to the first input of the third counter and the output of the third inhibit element, the second input of which is connected to the second input of the first coincidence element and the output of the second inhibit element, the second input of which is connected to the output of the driver error signal, the second output of the control unit is connected to the second inputs of the first, second and third counters, the output of the reference generator is connected to the input of the adjustable delay line, the output to It is connected to the first input of the error signal conditioner, the second input of which is connected to the third output of the clock frequency allocator, the third input of the error signal conditioner is combined with the output of the digital linear path, and the output of the error signal conditioner is connected to the second input of the total number of errors counter.