Изобретение относитс к св зи и может использоватьс в приемных уст ройствах синхронизации по циклам систем передачи дискретной информации . По основному авт.св. 1 873445 известно устройство дл синхронизации по циклам, содержащее последова тельно соединенные дешифратор синхр группы, элемент ИЛИ, регистр сдвига и дешифратор заданного состо ни , счетчик циклов, при этом выход регистра сдвига подключен к Другому входу элемента ИЛИ, выход дешифрато ра заданного состо ни подключен к входам Сброс регистра сдвига и счетчика циклов, причем на счетные входы дешифратора синхрогруппы и счетчика циклов и на тактовый вход регистра сдвига подана последователь ность тактовых импульсов. Однако известное устройство дл цикловой синхронизации имеет сравнительно невысокую помехоустойчивость так как все ложные отклики, генерируемые дешифратором синхрогруппы, поступают на вход регистра сдвига и циркулиру в нем вместе с истинными откликами, могут дать на выходах первых разр дов регистра сдвига тре буемое число единиц, расположенг .ных в пор дке и количестве, определ емам решающим правилом вхождени в синхронизм, что приводит к сбо м. Цель изобретени - повышение поме хоустойчивости путем исключени ложных откликов-. I Поставленна цель достигаетс тем что в устройство дл цикловой синхро низации, содержащее последовательно соединенные дешифратор синхрогруппы, элемент ИЛИ, регистр сдвига и дешифратор заданного состо ни , счетчик циклов, при этом выход регистра сдви га подключен к другому входу элемента ИЛИ, выход дешифратора заданного состо ни подключен к входам Сброс регистра сдвига и счетчика циклов, причем на счетные входы дешифратора синхрогруппы и счетчика циклов и на тактовый вход регистра сдвига подана последовательность тактовых импульсов , введены дополнительный регистр сдвига идва элемента И, при siTOM выход дешифратора синхрогруппы подсоединен к входу элемента ИЛИ через последовательно соединенные дополнительный регистр сдвига и первый элемент И, второй вход.которого объединен с первым входом второго элемента И и подключен ко второму выходу дополнительного регистра сдвига, тре тий выход которого подсоединен к второму входу второго элемента И, выход которого подсоединен к дополнительному входу элемента ИЛИ, приче второй вход дополнительного регистра сдвига подключен к тактовой шине устройства . На чертеже представлена структурно-электрическа схема устройства дл синхронизации по циклам. Устройство дл синхронизации по циклам содержит дешифратор 1 синхрогруппы , дополнительный регистр 2 сдвига, элементы И 3, 4 элемент ИЛИ 5, регистр 6 сдвига, дешифратор 7 заданного состо ни , счетчик 8 циклов. Устройство дл синхронизации по циклам работает следующим образом. Импульсно-кодовый сигнал, поступающий на вход дешифрируетс дешифратором 1, который при получении комбинаций типа синхрогруппы генерирует на выходе отклик в виде: единичного импульса, поступающего на вход дополнительного регистра 2 и записывающегос в .его первом разрЯЕДе. На тактовый вход регистра 2 поступает последовательность тактовых импульсов, которые продвигают записанную в регистр 2 единицу. При одновременном по влении единиц на выходах первого, П+1-ГО, 2П+1-ГО или первого и 2п+1го , п+1-ГО и 2П+1-ГО разр дов регистра 2, а это произойдет только в том случае, если на вход регистра 2 поступ м отклики, интервал между которыми равен h или 2п тактам, единичный импульс поступит через элемент ИЛИ 5 на вход регистра 6 и эа;писываетс в его первом разр де. Записанна в регистре 6 единица продвигаетс тактовыми импульсами, поступающими на его тактовый вход. Поскольку длина цикла синхронизации равна п разр дам, а длина регистра 6 равна п-1 разр дёол, то через цикл перва записанна в регистр б единица , пройд с выхода регистра б через элемент ИЛИ 5 на его вход, оказываетс во втором разр де регистра б, а в первый разр д его записываетс единица, соответствующа отклику, следующему через п тактов. Теперь по регистру б двигаютс две единицы подр д. Дешифратор 7 выдает сигнал, когда на выходах первых разр дов регистра б по вл етс требуемое число единиц, расположенных в пор дке и количестве, определ емыми решающим правилом вхождени в синхронизм. Сигнал с выхода дешифратора 7 поступает на вход Сброс регистра б и на вход Сброс счетчика 8, на счетный вход которого поступают тактовые импульсы. В результате действи этого сигнала регистр б обнул етс и накопление единиц начинаетс в нем сначала, а счетчик 8 фазируетс , после чего на выход уст3 1085005The invention relates to communications and can be used in receiving devices for synchronization over cycles of discrete information transmission systems. According to the main auth. 1 873445 a device for cycle synchronization is known, comprising a serially connected sync group decoder, an OR element, a shift register and a predetermined state decoder, a loop counter, the output of the shift register is connected to the Other input of the OR element, the decoder output of the specified state is connected to the inputs Reset the shift register and the cycle counter, and the sequence of the clock pulses is applied to the counting inputs of the sync pattern decoder and the cycle counter and the clock input of the shift register. However, the known frame alignment device has a relatively low noise immunity, since all the false responses generated by the sync pattern decoder are input to the shift register and the circular in it, along with the true responses, can give the number of units at the outputs of the first bits of the shift register, is located. in order and quantity, determined by the decisive rule of synchronization, which leads to a failure. The purpose of the invention is to increase the interference resistance by eliminating false responses. I The goal is achieved by the fact that a cyclic synchronization device containing serially connected sync pattern decoder, OR element, shift register and decoder of a given state, cycle counter, the shift register output is connected to another input of the OR element, the decoder output of a given state. nor connected to the inputs Reset the shift register and the cycle counter, and the sequence of the clock pulse is supplied to the counting inputs of the sync group decoder and the cycle counter and to the clock input of the shift register s, the siTOM output of the sync group decoder is connected to the input of the OR element via serially connected additional shift register and the first AND element, the second input of which is combined with the first input of the second AND element and , the third output of which is connected to the second input of the second element AND, the output of which is connected to the auxiliary input of the OR element, and the second input of the additional shift register chen to the clock device bus. The drawing shows a block diagram of a cycle synchronization device. The device for synchronization over cycles contains a sync group decoder 1, an additional shift register 2, AND elements 3, 4 OR 5, a shift register 6, a decoder 7 of a predetermined state, and a counter of 8 cycles. The cycle synchronization device operates as follows. The pulse-code signal arriving at the input is decrypted by the decoder 1, which, when receiving combinations of the synchro-group type, generates a response at the output in the form of: a single pulse arriving at the input of the additional register 2 and recording in the first bit. The clock input of register 2 receives a sequence of clock pulses that advance the unit recorded in the register 2. With simultaneous generation of units at the outputs of the first, P + 1-GO, 2P + 1-GO or first and 2p + 1-g, n + 1-GO and 2P + 1-G bits of register 2, and this will only happen if the input of register 2 arrives and responses, the interval between which is equal to h or 2p cycles, the single impulse goes through the element OR 5 to the input of register 6 and ea; it is written in its first discharge. The unit recorded in register 6 is advanced by clock pulses arriving at its clock input. Since the length of the synchronization cycle is equal to n bits, and the length of register 6 is equal to n-1 bit of the bit, then through the first cycle, the unit recorded in register b, passed from the output of register b through the OR 5 element to its input, appears in the second bit of register b , and for the first time, a unit is written corresponding to the response following in n cycles. Now, two units of the register are moved in the register b. The decoder 7 issues a signal when at the outputs of the first bits of register b there appears the required number of units arranged in order and quantity determined by the decisive synchronizing rule. The signal from the output of the decoder 7 is fed to the input Reset register b and to the input Reset counter 8, the counting input of which receives the clock pulses. As a result of the action of this signal, the register b is zeroed and the accumulation of units begins therein first, and the counter 8 is phased, after which the output of the terminal 1085005
ройства дл синхронизации по циклам Технико-экономическа эффективначинают регул рно поступать импуль-ность устройства дл синхронизацииCycling synchronization capabilities Techno-economical efficiencies begin to impulse a device to synchronize regularly.
сы цикловой синхронизации. Последую-по циклам заключаетс в повышенииcyclic sync. Follow-up cycles is to increase
щие сигналь с выхода дш ифратора 7п 1ехоустойчивости за счет исключеподтверждают фазу начальной уставов-ни ложных откликов, которые привоки счетчика 8.5 д т к сбоимSignals from the output of the generator 7p 1 resistance due to the exception confirm the phase of the initial statutes — no false responses, which the meter leads to 8.5 d t to fail