Изобретение относитс к вычислительной технике и может быть использовано в электронных вычислительных машинах, в которых выполнение команды совмещено во времени с предварительной обр-лботкой нескольких последующих команд и имекнцих возможность аппаратного повторени в несовмещенном режиме выполн емой или выполненной команды при возникновении сбоев в процессоре. Известно устройство дл фиксации отказов, вход щее в состав системы дл повторного выполнени команд, со д(;ржащее блок сравнени адресов повторенной и обрабатываемой команды, олок формировани сигнала отказа и блок управлени 11 .. Недостатком устройства вл етс ограниченна область применени толь ко дл вычислительных машин, не совмещающих во времени обработку нескол ких команд„ Наиболее близким по технической сущности к предлагаемому вл етс устройство дл фиксации отказов процессора , содержащее триггер т желой ошибки, триггер прерывани по легкой ошибке, счетчик повторений, элемент элемент ИЛИ„ Счетный вход счетчика повторений вл етс первым входом устройства, выходной сигнал переполнени счетчика повторений поступает на вход триггера т желой ошибки, выход которого вл етс первым выходом устройства, информационные выходы с счетчика повторений соединены с входами элемента ИЛИ, выход которого со единен с первым входом элемента И, виход которого в свою очередь соединен с входом триггера прерываний по легкой ошибке, выход триггера прерываний по легкой ошибке вл етс вторым выходом устройства, а второй вхо элемента И вл етс вторым входом устройства. 1ри поступлении на первый вход устройства сигнала повтор емой ошибки от схем контрол процессора содер жимое счетчика повторений увеличиваетс на единицу При переполнении счетчика повторений устанавливаетс в единицу триггер т желой ошибки, выходной сигнал которого идентифицирует неотложное условие прерывани от схем контрол . При поступлении на второй вход устройства сигнала успеш ного выполнени команды в режиме повторени устанавливаетс в единицу триггер прерывани по легкой ошибкъ, выходной сигнал которого идентифицирует ожидающее условие прерывани от схем контрол и устанавливает в ноль счетчик повторений fz Недостатком устройства вл етс невозможность фиксации отказов при возникновении ошибки, фиксируемой во врем обработки одной из команд, что приводит к ошибочной установке три1- гера прерываний по легкой ошибке и зацикливанию процессора, тем самым врем фиксации отказа становитс неограниченно велико Команды в процессоре могут находитьс на одном из уровней обработки или на уровне выполнени - Зацикливание происходит в силу того, что аппаратные средства повторени команд используют минимальное количество оборудовани с целью запоминани : информации, необходимой дл повторени одной из команд, а именно команды , котора последней находилась на уровне выполнени ., Поэтому при возникновении ошибки, фиксируемой во врем обработки одной из команд, повторно выполн етс предыдуща команда , выполнение которой началось или завершилось., В этом случае в зависимости от состо ни маски прерывани от схем контрол по легкой ошибке возможны следующие два варианта зацикливани процессора, совмещающего обработку k команд, при возникновении ошибки, фиксируемой на { -м уровне п-и команды„ Если маска прерывани по легкой ошибке закрыта, то зацикливание происходит по алгоритму: успешное повторение ti-k+i-й команды в несовмещенном режиме, сброс счетчика повторений, дальнейша обработка команд программы, ошибка при обработке на i-м уровне и-и команды, успешное повторение П -k--i-й команды и ТоД„ Если маска прерывани по легкой сниибке открыта, то зацикливание происходит по алгоритму: успешное повторение И -k+i-й команды в несовмещенном режиме, сброс счетчика повторений , выполнение программы обработки прерывани от схем контрол , дальнейша обработка текущей программы , начина с команды + 1 , ошибка при обработке на -м уровне П-й команды, успешное повторение последней команды программы прерывани от схем контрол , сброс счетчика повторений, выполнение программы обработки прерывани от схем контрол и т.д.. Последний алгоритм зацикливани возможен при возникновении ошибок, фиксируемых при обработке команд, не используемых в программе обработки прерывани от схем контрол , Оба алгоритма зацикливани допускают обработку прерываний всех классов согласно приоритету с последующим входом обратно в цикло Цель изобретени - повышение точности фиксации сбойной команды. Поставленна цель достигаетс тем что в устройство, содержащее первый счетчик, первый и второй триггеры, элемент ИЛИ, элемент И, причем вход повтор емой ошибки устройства и вход успешного выполнени команды соединены соответственно со счетным входом первого счетчика и первым входом элемента И, выход переполнени первого счетчика соединен с установочным входом первого триггера, выход которого вл етс первым выходом устройст ва, информационные выходы счетчика соединены с входами элемента ИЛИ, выход которого соединен с вторым входом элемента И, выход второго триггера вл етс , вторым выходом устройства и соединен с установочным входом пер вого счетчика, введен второй счетчик причем выход элемента И соединен со счетным входом второго счетчика,выход которого соединен с установочным входом второго триггера, вход повтор емой ошибки устройства соединен с установочным входом второго счетчика Таким образом, второй счетчик блокирует установку в единицу второго триггера при поступлении первого си1- нала успешного выполнени команды на второй вход устройства, тем самым не допуска ложного формировани на втором выходе устройства сигнала, идентифицирующего ожидающее условие преры вани от схем контрол при наличии отказа в оборудовании процессора, В этом случае процессор не обрабатывает ложные запросы на прерывание, исключаетс зацикливание процессора и врем фиксации отказа уменьшаетс . На чертеже приведена структурна схема устройства дл фиксации отказо процессора Устройство содержит первый счетчик 1, первый триггер 2, элемент . ИЛИ 3, элемент И k, второй триггер 5 второй счетчик 6, Счетный вход первого счетчика 1 соединен с входом установки в ноль второго счетчика 6 и вл етс первым входом устройства, выход переполнени первого счетчика 1 подключен к входу первого триггера 2, выход которого вл етс первым выходом устройства, информационные выходы первого счетчи ка 1 соединены с входами элемен- . та ИЛИ 3, выход которого соединен с первым входом элемента И 4. Выход элемента И Л соединен со счетным уходом второго счетчика 6, выход переполнени которого подключен к входу второго триггера 5, выход которого вл етс вторым выходом устройства и соединен с входом установки в ноль первого счетчика 1, второй вход элемента И k вл етс вторым входом устройства . Цепи установки в ноль три|- геров и счетчиков при включении питани условно не показаны. Устройство работает следующим образом . При поступлении на первый вход устройства сигнала повтор емой ouJибки от схем контрол процессора содержимое первого счетчика 1 увеличиваетс на единицу. При переполнении первого счетчика 1 устанавливаетс в единицу первый триггер 2, выходной сигнал которого поступает в процессор, идентифициру неотложное условие прерывани от схем контрол . В режиме повторени содержимое первого счетчика не равно нулю, при этом с выхода элемента ИЛИ 3 на вход элемента И А поступает сигнал логической единицы, При поступлении на второй вход устройства си| нала успешного выполнени команды в режиме повторени содержимое второго счетчика 6 увеличиваетс на единицуо При переполнении второго счетчика 6 устанавливаетс в единицу второй триггер 5, выходной сигнал которого поступает в процессор, идентифициру ожидающее условие прерывани от схем контрол . Ожидающее условие прерывани от схем контрол возникает только в том случае, если после повторени одной из команд успешно выполнены команды, находившиес на уровн х обработки в момент первичного возникновени сигнала ошибки. В этом случае процессор не обрабатывает ложные запросы на прерывание, что исключает его зацикливание . В ином случае по переполнению первого счетчика 1 эафикси- руетс неотложное условие прерывани от схем контрол , т.е. отказ процессора .
Устройство позвол ет фиксировать любые отказы в контролируемом оборудовании процессора.
Таким образом, изобретение путем точного указани сбойной команды
уменьшает врем нахоедени ЭВМ в ре «име циклического повторени сбойной команды.
Экономический эффект от исполь зовани предлагаемого изобретени состоит в сокращении времени беспо- . лезной работы ЭВМ в режиме цикличес|кого аппаратного повторени команд.