SU1053097A1 - Устройство дл сопр жени процессоров - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРОВ,- содержащее блок запуска обмена, первый - четвертый входы которого соединены соответственно с первым, вторым запросными и первым, вторым входами готовности устройства, блок управлени , первыйчетвертый входы которого соединены соответственно с первым, вторым входами сопровождени  устройства, с первым, вторым выходами блока запуска обм.ена, первый и второй ревер-. сивный коммутаторы, управл к цие входы которых соединены с первым и ; вторым выходами блока управлени , причем третий, четвертый выходы блог ка управлени  соединены соответственно с первым и вторым выходами прерывани  устройства, первый входвыход первого реверсивного коммутатора и второй вход-выход второго реверсивного коммутатора соединены соответственно с первым и вторым информационными входами-выходами устройства , отличающеес  тем, что, с целью повышени  быстродействи , в него введены группа блоков пам ти, перва  и втора  группы реверсивных коммутаторов, причем первый информационный вход-выход реверсивного коммутатора первой группы соединен с входом-выходом соответствующего блока пам ти группы, первый информационный вход-выход реверсивного коммутатора второй группы соединен с вторым информационным входом-выходом предшествующего реверсивного коммутатора второй группы и с вторым входом-выходом соответствующего реверсивного коммутатора первой группы, второй информационный вход-выход первого реверсивного ка1 1мутатора соединен с первым информационным входом-выходом первого реверсивного коммутатора второй группы , первый информационный вход-выход второго реверсивного коммутатора соединен с вторыми информационны1 и входами-выходами последних реверсивных коммутаторов первой и второй групп, управл ющие входы реверсивных комi мутаторов первой и второй групп соединены с соответствуюЕДоми выходами (П С группы разрешающих выходов блока управлени  . 2. Устройство по п. 1, отличающее с  тем, что блок уп .равлени  содержит шесть элементов И, п ть элементов ИЛИ, три счетчика, реверсивный счетчик, шифратор, дешифратор состо ни , дешифратор Ьп цикла, формирователь импульса, триггер разрешени  обмена и триггер на:AD правлени  передачи, причем первый, второй входы блока соединены соответственно с первыми входами первого и второго элементов И, вторые входы которых и управл ющий вход дешифратора состо ни  соединены с выходом триггера разрешени  обмена, выходы первого и второго элементов И соединены соответственно с входами первого и второго счетчиков, выход первого счетчика соединен с первыми входами третьего элемента И и первого элемента ИЛИ, выход второго счетчика соединен с первыми входами четвертого элемента И и второго элемента ИЛИ, вторые входы третьего и четвертого элементов И соединены соответственно с первым и вторым вы

Description

ходами дешифратора цикла, выходы третьего и четвертого элементов И соединены соответственно с вторыми входами второго и первого элементов ИЛИ, выходы которых через формирователь импульса соединены с первыми входами п того, шестого эдемевтов И, третьего и четвертого элементов ИЛИ и с входом третьего счетчика, второй вход п того элемента И соединен с пр мым выходом триггера направлени  передачи, инверсный выход которого соединен с вторым входом шестого элемента И с сбросовым входом реверсивмого счетчика, суммирующий и вы читающий входы которого соединены соответственно с выходами п того и шестого элементов И, а вход параллельной записи - через шифратор с выходом третьего счетчика, выход реверсивного счетчика соединен с

информационными входами дешифратора состо ни  и дешифратора цикла, второй вход Четвертого элемента ИЛИ-и первый вход п того элемента ИЛИ  вл ютс  третьим входом блока, вторые входы третьего и п того элементов ИЛИ и первый вход триггера направлени  передачи  вл ютс  четвертым входом блока, выход п того элемента ИЛИ соединен с первым входом триггера разрешени  обмена, второй вход которого и второй вход триггера направлени  передачи соединены с выходом третьего счетчика, группа выходов Дешифратора состо ни   вл етс  группой разрешающих выходов блока, первый и второй выходы дешифратора состо ни , выходы третьего и четвертого элементов ИЛИ  вл ютс  соответственно первым, вторым, третьим и четвертым входами блока.

Изобретений относитс  к вычисли тельной технике , конкретно к устрой ствам обмена пакетами между однородными вычислительными махчинами, и может быть использовано в многома шинных системах. Известно устройство дл . сопр жени  процессоров, построенное по при ципу почтового  щика l Наиболее близким к изобретению по технической сущности  вл етс  . устройство дл  сопр жени  процессоров , .содержащее регистр, соединенный через коммутаторы с соответствующими шинами передачи данных, схемы формировани  управл ющих сигналов 2j . Недостатком известных устройств  вл етс  то, что запись в буфер и сч тывание из него производитс  раздел но во времени, что уменьшает скорость обмена информацией. Цель изобретени  - повышение быстродействи  . Поставленна  цель достигаетс  тем, что в устройство дл  сопр жени двух процессоров, содержащее блок запуска обмена, первый - четвертый входы которого соединены соответстве нн0 с первым, вторым запросными и с первым, вторым входами готовности устройства, блок управлени , первый - четвертый входу которого соединены соответственно с первым, вторым входами сопровождени  устройства , с первым, вторым входами. блока запуска обмена, первый и. второй реверсивные коммутаторы, управл ющие входы которых соединены , с первым и вторым выходами блока управлени , причем третий, четвертый выхода блока управлени  соедииены соответственно с первым и вторым выходами прерывани  усуройства/ первый вход - выход первого реверсивного коммутатора и второй вход - выход второго реверсивного коммутатора соединены соответственно с первым и вторым информационными входами - вькодами устройства, введены группа блоков пам ти, пер ,ва  и втора  группы реверсивных коммутаторов, причем первый информационный вход - выход реверсивного коммутатора первой группы соединен с входом - выходом соответствующего блока пам ти, первый информационный вход-выход реверсивного коммутатора второй группы соединен с вторым информационным входом-выходом преддаест вующего реверсивного коммутатора второй группы , и с вторым входом-выходом соОТветствук цего реверсивного коммутатора первой группы, второй информационный вход-выход первого реверсивного кo лмyтaтopa соединен с первым информационным входомвыходом первого реверсивного коммутатора второй группы, первый информационный вход-выход второго реверсивного коммутатора соединен с вторыми информационными входамивыходами последних реверсивных коммутаторов первой и второй групп, управл ющие входы реверсивных коммутаторов первой и второй групгг . , , соединены с соответствую1цими вы- ходами группы разр жающих выходов блока управлени .

Блок управлени  содержит шесть элементов И, п ть элементов ИЛИ, три счеТчика, реверсивный счетчик, шифратор, дешифратор состо ни , дешифратор цикла, формирователь импульса , триггер разрешени  обмена и триггер направлени  передачи, причемпервый , второй входы блока соединены соответственно с первыми входами первого и второго элементов И, вторые входы которых и управл ющий вход дешифратора состо ни  соединены с выходом триггера разрешени  обмена, выходы первого и второго элементов И соединены соответственно с .входами первого и второго счетчиков, выход первого счетчика соединен с цервыми входами третьего элемента И и первого элемента ИЛИ, выход второго счетчика соединен , с первыми входс1ми четвертого элемента И и второго элемента ИЛИ вторые входы третьего и четвертого элементов К соединены соответственно с первым и вторым выходами дешифратора цикла, выходы третьего и четвертого элементов И соединены соответственно с вторыми входами вто- : рого и первого элементов ИЛИ, ВЫходы которых через формирователь импульса соединены с первыми входами п того, шестого элементов И, третьего , четвертого элементов ИЛИ и с входом третьего счетчика, второй вход п того элемента И соединен с пр мым выходом триггера направлени  передачи, инверсный выход которого соединен с вторым входом шестого элмента И и сбросовым входом реверси8 ного счетчика, суммирующий и вычитающий входы которого соединены соответственно с выходами п того и шестого элементов И, а вход параллельной записи - через шифратор - с выхдом третьего счетчика, выход реверсивного счетчика соединен с информационными входами дешифратора состо ни  и дешифратора цикла, второй вход четвертого элемента ИЛИ и первый вход п того элемента ИЛИ  вл ютс  третьим входом блока, вторые входы третьего и п того элементов ИЛИ и первый Вход триггера направлени  передачи  вл ютс  четвертым входом блока, выход п того элемента ИЛИ соединен с первым входом триггра разреигени  обмена, второй вход которого и Второй вход триггера направлени  передачи соединены с выходом третьего счетчика, группа выходов дешифратора состо ни   вл етс  группой разрешающих выходов блока, первый и второй выходы дешифратора состо ни ,, выходы третьего и четвертого элементов ИЛИ  вл ютс  соответственно первым, вторым третьим и четвертым выходами блока.

На фиг. 1 представлена структурна  схема устройства} на фиг. 2 структурна  схема блока управлени . .

Устройство содержит блок 1 запуска обмена, блок 2 управлени , группу блоков 3 пам ти, первую груп0 пу реверсивных коммутаторов 4.(-4,, первый 5 И второй б реверсивные . коммутаторы, вторую группу реверсивных коммутаторов 7|-7f, , первый 8 и второй 9 информационные входы-выходы реверсивных коммута5 торов, управл ющие входы 10 реверсив ного коммутатора, элементы И 11 и 12 блока запуска обмена, выходы 13и 14 блока запуска обмена, первый 15 и второй 16 информационные входы-вы0 ходы, первый 17 ивторой 18 запросные входы, -первый 19 и второй 20 входы готовности, первый 21 и второй 22 входы сопровождени , первый 23 и второй 24 выходы прерывани , первый

5 25, второй 26, третий 27 и четвертый 28 выходы блока управлени , груп пу 29 разрешаклцих выходов блока управлени .

Блок управлени  содержит-(фиг.2)

0 реверсивный счетчик 30, дешифратор 31 состо ни , элемент или 32, триг- . , гер:33 разрешени  обмена, шифратор 34, дешифратор 35 цикла, счетчик 36, триггер 37 направлени  передачи,

5 элементы ИЛИ 38 и 39, элементы И 40 и 41, счетчики 42 и 43, элементы И 44 и 45, элементы ИЛИ 46 и 47, формирователь 48 импульса, элементы И 49 и 50.

Устройство работает следующим об0 разом.

Пусть инициатором обмена будет тот Процессор, чь  шинна  магистраль на фиг. 1 расположена сверхуi Назовем его Пр.1, а другой, участ5 вующий в обмене, - Пр.2. Если первому процессору .необходимо передать пакет информации в Пр.2, он по шине 17 посылает сигнал запроса на обмен в блок 1- запуска обмена/.

0 Если на второй вход элемента И 12 по входу 18 подаетс  разрешающий потенциал, соответствующий готовности Пр.2 к приему пакета, то на выходе 14 блока 1 запуска обмена

5 по вл етс  сигн.ал начала обмена, который , пройд  через элемент ИЛИ 32, перебрасывает триггер 33 разрешени  обмена в единичное состо ние, и на его выходе устанавливаетс  раз0 решающий потенциал, который снимает запрет дешифрации в дешифраторе 31 состо ний и разрешает прохождение сигналов с входов 21 и 22 сигналов сопровождени  выдачи или приема 5 Рдного информационного слова. Кроме того, сигнал начала обмена по входу 14 поступает на вход Уст.О триггера 37 направлени  передачи и перебрасывает его из единичного состо ни , в которое он был установлен сигналом переполнени  с выхода счетчика 36 в конце предыдущего обмена, в нулевое. Перепад уровн  напр жени  на инверсном выходе триггера 37 направлени  передачи устанавливает в нулевое состо ние реверсивный счетчик 30, а в установившийс  разрешающий потенциал на этом выходе разрешает прохождение сигналов с выхода формировател  48 через элемент И 50 на вход +1 счетчика 30. Нулева  комбинаци  на выходе счетчика 30 поступает на вход дешифратора 35 первого и последнего цикла обмена, и разрешеиощий потенциал на соответствующем ей выходе разрешает прохождение сигналов переполнени  с выхода счетчика 42 через элемент И 44 и затем .через элемент ИЛИ 47 на вход формировател  48. Разрешающий потенциал на входе элемента И 44 будет держатьс  до тех пор, пока на выходе счетчика 30 будет нулева  кбмбинаци , т.е. в течение первого цикла записи информации в блок пам ти, кроме того, нулева  комбинаци  на выходе счетчика 30 устанавливает разрешающий потенциал на первом выходе дешифратора 31 состо ний, который открывает следующий коммутационный тракт: 5, 7( , 72,...,7п.{ и 4)j , открыва  тем самым доступ к блоку 3f) пам ти. Кроме того, сигнал начала обмена по выходу 14 поступает на элемент ИЛИ 38, проходит через него и поступает на выход 23 прерываний. Удовлетвор   требование прерывани , Пр.1 начинает выдачу данных по открытому коммутационному/тракту в блок 3ц пам ти и делает это до тех пор, пока не передаст К слов, К-й импульс сопровозкдени  выдачи, поступив по входу 21 сопровождени  выдачи или приема одного информационного слова на вход элемента И 40 и пройд  через него, переполн ет счетчик 42, Сигнал переполнени  с его выхода, пройд  через элемент ИЛИ 46, поступает на первый вход формировател  48, а на второй его вход сигнал переполнени  поступает через элемент И 44 и элемент ИЛИ 47. Формирователь 48 формирует последний из двух приедших импульсов, который, пройд  ерез элемент И 50, поступает на ход +1 реверсивного счетчика 0, на выходе которого устанавливатс  комбинаци  00...001, после ешифрации которой в деишфраторе 5 первого и последнего цикла обмена разрешающий потенциал на входе элемента И 44 снимаетс . Эта же комбинаци  (00...001) поступает на. дешифратор 31 состо ний, который формирует разрешающий потенциал на 5 втором выходе. Этот потенциал поступает на управл ющие входы соответствующих коммутаторов и формирует два открытых коммутационных тракта: по отношению к Пр.1 - 5, 7 ,...7 , 10 n-i n-i п° отношению к Пр.2 6 и 4„. В результате Пр.1 получает доступ к блоку 3,.;) пам ти группы, а Пр.2 - к блоку Зп пам ти. Кро .ме того, сигнал, сформированный фор15 мирователем 48, увеличивает на единицу содержимое счетчика 36, который до этого был в нулевом состо нии, поступает на элементы ИЛИ 38 и 39 и, пройд  через них, поступает на вы0 ходы 27 и 28. По этому требованию прерывани  Пр.1 начинает выдачу очеред ных К слов, а Пр.2 - считыг вание информации из блока пам ти, в которой она была записана первым 25 процессором в предыдущем цикле. Цикл с второго по предпоследний в отличие от первого и последнего реализует совмещенный обмен информацией, а также отличаетс  тем, что сигналы сопровождени  с входов 21 и 22 сйг налов сопровождени  выдачи или приема одного информационного слова, пройд  через элементы Я 40 и 41, поступают на оба счетчика 42 и 43, а сигналы переполнени  с их выходов

5 поступают на формирователь 48 через элементы ИЛИ 46 и 47, В дальнейшем процесс формировани  открытых трактов производитс  аналогично вышеописанному , В. предпоследнем цикле

0 имеютс  два открытых тракта по отношению к Пр,1 - 5 и портношению к Пр,2 - 6, 7|,. ,п-1 7t, 7 и 4j. Наконец, в последнем цикле-задействован только Пр.2, ко5 торый считывает один открытый тракт6 , 7. , 7./5,, . .7 , 7 , 7 и 4| . В этом цикле сигнсшы сопровозкдени  приход т только из шины 18, и последний (п +1) -и импульс переполнел ни  с выхода счетчика 43 проходит

на первый вход формировател  48 последнего импульса из двух прш едших через элемент И 45, на второй вход которого подаетс  разрешающий потенциал с.выхода дешифратора 35

первого и последнего циклов обмена, и элемент ИЛИ 46, а на второй вход формировател  48 - через элемент ИЛИ 47, сигнал с выхода формировател  48 поступает на вход счетчика

0 36 и-переполн ет его. Сигнал переполнени  с выхода счетчика устанавливает в нулевое состо ние триггер 33 разрешени  обмена, а также посту ,пает на вход шифратора 34, с вы5 кода которого на вход реверсивного

счетчика поступает и записываетс  в счетчик число. Кроме того, сигнал переполнени  с выхода счетчика 36 устанавливает в единичное состо ние триггер 37 направлени  передачи, с выхода которого разрешающий по-, тенциал подаетс  на элемент И 49, открыва  прохождение сигналов на вход -1 реверсивного счетчика ЗО. Таким образом, после того, как обме завершен, устройство заранее настраиваетс  на передачу информации от Пр.2 к Пр.1.

В случае, когда инициатором обмена  вл етс  Пр.2, реконфигураци  системы открытых коммутаторов производитс  симметрично той, котора  производилась в случае инициировани  обмена первым процессором, т.е. сначала в реверсивном счетчике 30 записано число П , которое затем уменьшаетс  до нул .

В св зи с тем, что из-за разброса параметров врем  обращени  к пам ти у однородньах. процессоров различаетс , хот  и незначительно, в стройство введен формирователь 48, который гарантирует завершенность

предыдущего совмещенного цикла обме- . на и синхронное начало последующего. Но так как в первом и последнем цикле сигналы сопровождени  поступают либо с входа 21, либо с входа 22,

то сигнал переполнени  по вл етс  на выходе только одного счетчика, если бы выходы счетчиков 42 и 43 соедин лись непосредст-венно с входами формировател  48 последнего импульса из двух пришедших, то устройство было бы заблокировано. Чтобы этого не случилось, введены элементы И 44 и 45 и элементы ИЛИ 46- и 47, которые позвол ют имитировать недостающи и сигнал переполнени  в первом и последнем циклах.

Предлагаемое изобретение позвол ет повысить быстродействие обмена путем совмещени  во времени процессов записи и считывани  в распределенный буфер, состо щий из W блоков пам ти объемом в К слов каждый, со сдвигом в один цикл записи-считывани  в блок пам ти, и особенно эффективно при обмене пакетами объемом (п-К) слов.

Фш. /

Claims (2)

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕ- НИЯ ПРОЦЕССОРОВ,- содержащее блок запуска обмена, первый - четвертый входы которого соединены соответственно с первым, вторым запросными и первым, вторым входами готовности устройства, блок управления, первыйчетвертый входы которого соединены соответственно с первым, вторым входами сопровождения устройства, с первым, вторым выходами блока запуска обмена, первый и второй реверсивный коммутаторы, управляющие входы которых соединены с первым и вторым выходами блока управления, причем третий, четвертый выходы блог ка управления соединены соответственно с первым и вторым выходами прерывания устройства, первый входвыход первого реверсивного коммутатора и второй вход-выход второго реверсивного коммутатора соединены соответственно с первым и вторым информационными входами-выходами устройства, от л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены группа блоков памяти, первая и вторая группы реверсивных коммутаторов, причем первый информационный вход-выход реверсивного коммутатора первой группы соединен с входом-выходом соответствующего блока памяти группы, первый информационный вход-выход реверсивного коммутатора второй группы соединен с вторым информационным входом-выходом предшествующего реверсивного коммутатора второй группы и с вторым входом-выходом соответствующего реверсивного коммутатора первой группы, второй информационный вход-выход первого реверсивного коммутатора соединен с первым информационным входом-выходом первого реверсивного коммутатора второй группы, первый информационный вход-выход второго реверсивного коммутатора соединен с вторыми информационными входами-выходами последних реверсивных коммутаторов первой и второй групп, \ управляющие входы реверсивных коммутаторов первой и второй групп соединены с соответствующими выходами группы разрешающих выходов блока управления.

2. Устройство поп. 1, отличающее ся тем, что блок уп.равления содержит шесть элементов И, пять элементов ИЛИ, три счетчика, реверсивный счетчик, шифратор, дешифратор состояния, дешифратор цикла, формирователь импульса, триггер разрешения обмена и триггер направления передачи, причем первый, второй входа блока соединены соответственно с первыми входами первого и второго элементов И, вторые входы которых и управляющий вход дешифратора состояния соединены с выходом триггера разрешения обмена, выходы первого и второго элементов И соединены соответственно с входами первого и второго счетчиков, выход первого счетчика соединен с первыми входами третьего элемента И и первого элемента ИЛИ, выход второго счетчика соединен с первыми входами четвертого элемента И и второго элемента ИЛИ, вторые входы третьего и четвертого элементов И соединены соответственно с первым и вторым вы

S U η» 1053097 ходами дешифратора цикла, выходы третьего и четвертого элементов И соединены соответственно с вторыми входами второго и первого элементов ИЛИ, выходы которых через формирователь импульса соединены с первыми входами пятого, шестого элементов И, третьего и четвертого элементов ИЛИ и с входом третьего счетчика, второй вход пятого элемента И соединен с прямым выходом триггера направления передачи, инверсный выход которого соединен с вторым входом шестого элемента И с сбросовым входом реверсивного счетчика, суммирующий и вы* читающий входы которого соединены соответственно с выходами пятого и шестого элементов И, а вход параллельной записи - через шифратор с выходом третьего счетчика, выход реверсивного счетчика соединен с информационными входами дешифратора состояния и дешифратора цикла, второй вход четвертого элемента ИЛИ и первый вход пятого элемента ИЛИ являются третьим входом блока, вторые входы третьего и пятого элементов ИЛИ и первый вход триггера направления передачи являются четвертым входом блока, выход пятого элемента ИЛИ соединен с первым входом триггера разрешения обмена, второй вход которого и второй вход триггера направления передачи соединены с выхо· дом третьего счетчика, группа выходов дешифратора состояния является группой разрешающих выходов блока, первый и второй выходы дешифратора состояния, выходы третьего и четвер· того элементов ИЛИ являются соответ· ственно первым, вторым, третьим и четвертым входами блока.