SU1040493A1 - Computing device - Google Patents
Computing device Download PDFInfo
- Publication number
- SU1040493A1 SU1040493A1 SU823435026A SU3435026A SU1040493A1 SU 1040493 A1 SU1040493 A1 SU 1040493A1 SU 823435026 A SU823435026 A SU 823435026A SU 3435026 A SU3435026 A SU 3435026A SU 1040493 A1 SU1040493 A1 SU 1040493A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- inputs
- digital
- counter
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее генератор импульсов, подключенный выходом к сметному входу первого счетчика, разр дные выходы . которого подключены к первой группе входов блока сравнени кодов, втора группа входов которого подключена к цифровым выходам аналого-цифрового преобразовател , второй счетчик, разр дные выходы которого подключены к информационным входам дешифратора- , блок пам ти, выходной регистр,, подключенный разр дными выходами к , цифровым входам цифроаналогрврго множительного блока, аналоговый вх(д которого соединен с шиной ввода аналогового сигнала, а выход соединен . с входом выходного операционного усцлител , выход которого вл етс выходом вычислительного устройства, от ли ч а ю щ е е с тем, что,j с расширени функционёшьных возможностей вычислительного устройства путем воспроизведений функций нескольких аргументов, в него допоЯг,; нительно введены накапливающий сум матор, элемент исключающее ИЛИ, пер-вый и второй блоки задержки, (п-1) адресных регистров, п-канальный- мультиплексор , каждый i-ый (), где п - количество аргументов воспроизводимой функции, вход которого вл етс i-ым входом преобразовател , а выход подключен к входу аналого-цифрового преобразовател , выход блока сравнени кодов подключен к входу первого блока задержки и к счетиоМу входу второго счетчика,, разр дные выходы которого подключены к управл ющим входам пчканального мультиплексора, выход старшего разр да второго счетчика подключен ко входам обнулени (п-1) адресных регистров , входу второго блока задержки и Управл ющему входу выходного s регистра, цифровые входы которого 1 соединены с разр дными выходами на ; If/ капливающего сумматора, обнул ющий вход которого соединен с выходом второго блока задержки, каждый 1-ый дешифратор соединен с управл ющим входом соответствующего адресного регистра, информационные входы которого соединены с разр дными выходами первого счетчика, обнул ющий вход которого соединен с выходом первого блока задержки, разр дные выходы первого счетчика адресных регистров Jjj подключены к соответствующим адрес- Г ным входам блока пам ти, цифровые 40 выходы koToporo через элемент исклю- Q чающее ИЛИ подключены к цифровым входам накапливакнцего сумматора, тактовый выход генератора импульсов соединен с тактовым входом накапливающего сумматора, знаковый выход блока пам ти соединен с знаковыми входами элемента исключающее ИЛИ и накапливгиощего сумматора.A COMPUTING DEVICE, containing a pulse generator connected by an output to the estimated input of the first counter, is a bit output. which is connected to the first group of inputs of the code comparison unit, the second group of inputs of which is connected to the digital outputs of the analog-digital converter, the second counter, the bit outputs of which are connected to the information inputs of the decoder, the memory block, the output register, connected to the binary outputs digital inputs of a digital analog multiplication unit, an analog input (which is connected to the analog signal input bus, and the output is connected to the output of the output operating device, the output of which is the course of the computing device, which is so that, j with expanding the functional capabilities of the computing device by reproducing the functions of several arguments, it adds, accumulative summator, the element exclusive OR, the first and second delay blocks, (n-1) address registers, n-channel multiplexer, each i-th (), where n is the number of arguments of the reproduced function, whose input is the i-th input of the converter, and the output is connected to the input of the analog-digital converter, the output of the code comparison block is connected to the input of the first delay block and to the count input of the second counter, the bit outputs of which are connected to the control inputs of the channel multiplexer, the high bit output of the second counter is connected to the zero reset inputs (n-1) of the address registers, the second input the delay unit and the control input of the output s register, the digital inputs of which 1 are connected to the bit outputs on; If / the accumulating adder, the zero input of which is connected to the output of the second delay unit, each 1st decoder is connected to the control input of the corresponding address register, the information inputs of which are connected to the discharge outputs of the first counter, the zero input of which is connected to the output of the first block delays, the bit outputs of the first counter of the address registers Jjj are connected to the corresponding address- General inputs of the memory block, the digital 40 outputs of the koToporo through the element exclusive Q the OR connected to digital inputs Odam accumulative accumulator, the clock output of the pulse generator is connected to the clock input of the accumulating adder, the sign output of the memory unit is connected to the sign inputs of the exclusive OR element and accumulator of the adder.
Description
Изобретение относитс к автоматике и вычислительной технике и может быть использовано дл реализации функциональных зависимостей вида Z yf(x ; ..... х„), где х,,; Хз ..., XpV у и Z - величины, представленные в аналоговой форме.The invention relates to automation and computer technology and can be used to implement functional dependencies of the form Z yf (x; ..... x "), where x ,,; Xs ..., XpV y and Z - values presented in analog form.
Известно вычислительное устройство , содержащее наборное поле, кл1рчевые схемы, умножающий цифроаналоговый преобразователь, реверсивный счетчик, сумматор, делитель частоты,.блок дифференцировани и операционный .усилитель, одни входы ключевых схем соединены :с выходами делител частоты, другие входы клю .чевых схем - с соответствующими выходными шинами наборного пол , выходы ключевых схем через соединенные последовательно блок дифференцировани и сумматор подключены к реверсивному , счетчику, ВЫХОДЫ; которого св заны с входами умножайвдего цифроаналогового преобразовател , подключенного выходом к входу ойерационНого усилител Li A computing device is known that contains a dial-up field, compact circuits, a multiplying digital-analog converter, a reversible counter, an adder, a frequency divider, a differentiation unit, and an operational amplifier. Some inputs of key circuits are connected: to the outputs of the frequency divider, other inputs of the key diagrams are s the corresponding output buses of the field floor, the outputs of the key circuits through the differentiation unit connected in series and the adder are connected to the reversing counter, OUTPUTS; which are connected to the inputs of a multiply digital-to-analog converter connected by an output to the input of an operational amplifier Li
К недостаткам устройства относ тс невысокое быстродействие, ограниченные функциональные возможности и использование только одного вида аргумента - времени.The disadvantages of the device are low speed, limited functionality and the use of only one type of argument - time.
Наиболее близким к предлагаемому вл етс вычислительное устройство, содержащее генератор импульсов, подклю1ченныйвыходомк первому входу элемента И и счетному входу первого счетчика, соединенного выходом старшего разр да со счетным входом второго счетчика, выходы разр дов которого через первый дешифратор подключены к первой группе адресных входов блока пам ти, соединенного знаковым выходе с входом триггера знака , а цифровыми выходами - с первой группой входов преобрагзовател код-частота, подключенного второй группой входов к выходам разр дов первого счетчика, а выходом - к второму входу элемента И, соединенного выходом со счетным входом реверсивного счетчика, подключенного входом управлен реверсом к выходу триггера знака, а выходами разр дов к информационным входам первого регистра , соединенного выходами разр :дов с цифровыми входами цифроаналогового множительного блока, а управл ющим входе - с выходом блока сравнени кодов, перва группа входов которого подключеи | к выходам разр дов первого и второго счетчиков , причем цифро-аналоговый множительный блок соединен аналоговым входом с шйиой ввода аналогового сигнала, а выходом - с входсм выходного операционного 5 силител , а втог ра группа блока сравнени кодов .подключена к выходам разр дов аиалого-цифрового преобразовател , соединенного входом с шиной ввода ар .гумента С2 1 и t3 }.,Closest to the present invention is a computing device comprising a pulse generator, a connected output of the first input of the element And and a counting input of the first counter connected by a higher output to the countable input of the second counter, the outputs of which through the first decoder are connected to the first group of address inputs of the memory block connected to the sign trigger trigger and from the digital outputs to the first group of code-frequency converters connected to the second group of inputs the outputs of the bits of the first counter, and the output to the second input of the And element connected by the output to the counting input of the reversible counter connected by the input are controlled by the reverse to the output of the character trigger, and the outputs of the bits to the information inputs of the first register connected by the outputs of the bits to the digital inputs digital-analogue copying block, and the control input - with the output of the code comparison block, the first group of inputs of which | The outputs of the bits of the first and second counters, the digital-analog multiplying unit is connected to the analog input from the analog input signal, and the output to the input operating output 5 silitel, and in parallel the group of the code comparison unit. connected to the outputs of the digital-to-digital bits converter connected by the input to the input bus of the arg. C2 1 and t3}.,
Недостаток известного вычислительного устройства - невозможность реализации функциональных зависимостей при воспроизведении функций нескольких аргументов.A disadvantage of the known computing device is the impossibility of implementing functional dependencies when playing back functions of several arguments.
Цель изобретени - расширение функциональных возможностей вычислительного устройства путем воспроизведени функций нескольких аргументов .The purpose of the invention is to enhance the functionality of the computing device by reproducing the functions of several arguments.
Поставленна цель достигаетс тем, что-в вычислительное устройство содержащее генератор импульсов, подключенный выходом к счетному входу первого счетчика, разр дные выходы которого подключены к первой группе входов блока сравнени кодов, втора группа входов которого подключена к цифровым выходам чналого-цифрового преобразовател , второй счетчик, разркдные выходы которого подключены к информационным входам дешифратора , блок пам ти, выходной регистр, подключенный разр дными выходами к цифровым входам цифро-аналогового множительного блока, аналого&ый вход которого соединен с шиной ввода аналогового сигнала, а выход соединен с входом выходного операционного усилител , выход которого вл етс выходом вычислительного устройства, дополнительно введены накапливающий сумматор, элемент исключающее ИЛИ, первый и второй,блоки задержки, (п-1 адресных регистров, п-кансшьный мультиплексор , каждый i-ый (), где п - количество аргументов воспроизводимой функции, вход которого вл етс i-ым входом преобразовател , а выход подключен к входу аналого-цифрового преобразовател , выход блока сравнени кодов подключен к входу первого блока задержки и к счетному входу второго счетчика, разр дные выходы которого подключены к управл ющим входам п-канального мультиплексора, выхОд старшего разр да второго счетчика подключен к входам обнулени (п-1) адресных регистров , входу второго блока задержки и управл к 4ёму входу выходного регистра, цифровые входы которого соединены с разр дными выходами накапливгиощего сумматора, обНул к ций вход которого соединен с выходом второго блока задержки, каждый 1-ый выход дешифратора соединен с управл ющим входом соответствующего адресного регистра, информационные входы которого соединены с разр дными выходами первого счетчика, обнул ющий вход которого соединен с выходом первого блока задержки, разр дные выходы первого счетчика адресных регистров подключены к соответстующим адресным входам блока пам тиi ифровые выходы которого через эле-j ент искл рчающее ИЛИ- подключены к, ифровым входам накапливающего суматора , тактовый выход генератора импульсов соединен с тактовым вхо- 5 ом накапливающего сумматора, знаковый выход блока пам ти соединен с знаковыми входами элемента исключащее ИЛИ и накапливающего сумматора.The goal is achieved by the fact that the computing device contains a pulse generator connected by an output to the counting input of the first counter, the bit outputs of which are connected to the first group of inputs of the code comparison block, the second group of inputs of which are connected to the digital outputs of the digital-digital converter, the second counter The bit outputs of which are connected to the information inputs of the decoder, the memory block, the output register connected by the bit outputs to the digital inputs of the digital-analogue multiplier unit, the analog & th input of which is connected to the analog signal input bus, and the output is connected to the output of the output operational amplifier, the output of which is the output of the computing device, additionally introduced accumulator, element exclusive OR, first and second, delay blocks, ( -1 address registers, an n-multiplexer, each i-th (), where n is the number of arguments of the function being reproduced, whose input is the i-th input of the converter, and the output is connected to the input of the analog-digital converter, you the stroke of the comparison unit is connected to the input of the first delay unit and to the counting input of the second counter, the bit outputs of which are connected to the control inputs of the n-channel multiplexer, the output of the high bit of the second counter is connected to the zeroing inputs (n-1) of the address registers, the input The second delay unit and the control to the 4th input of the output register, the digital inputs of which are connected to the bit outputs of the accumulating adder, the volume of which the input is connected to the output of the second delay unit, each 1st decoder connected to the control input of the corresponding address register, the information inputs of which are connected to the bit outputs of the first counter, the zero input of which is connected to the output of the first delay unit, the bit outputs of the first counter of the address registers are connected to the corresponding address inputs of the memory block which digital outputs through the eleventh exclusion signal OR is connected to the digital inputs of the accumulator, the clock output of the pulse generator is connected to the clock input of the accumulating adder, The new output of the memory block is connected to the sign inputs of the exclusive OR element and the accumulating adder.
На чертеже изображена бйок-схема 10 предлагаемого вычислительного устройства , - , . ;. .. The drawing shows the bio-diagram 10 of the proposed computing device, -,. ;. ..
Устройство содержит генератор 1 импульсов, первый и второй счетчики 2 и 3, блок 4 сравнени кодов, ана- 15 лого-цифровой преобразователь 5, п-канальный мультиплексор б, дешифратор 7 (п-1) адресных регистров 8 блок 9 пам ти, элемент исключающее Или 10, накапливающий сумматор 11, Q выходной регис тр 12, цифро-аналоговый множительный блок 13, выходной операционный усилитель 14, первый и второй блоки 15 и 16 задержки.The device contains a pulse generator 1, first and second counters 2 and 3, block 4 of code comparison, 15 analog-digital converter 5, n-channel multiplexer b, decoder 7 (n-1) address registers 8 memory block 9, element Exclusive Or 10, accumulating adder 11, Q output register 12, digital-analog multiplier unit 13, output operational amplifier 14, first and second blocks 15 and 16 delays.
Устройство работает следующим образом .The device works as follows.
Требуекиле значени функции «2$ ..., . .,., х) реализуютс в устройстве по методу кусочно-линейной аппроксимации с равномерным расположением узлов интерпол ции по 30 оси аргумента x,(lii п), где п количество аргументов воспроизводир мой функции. Обрзначим число интервалов интерпол ции по оси аргумента Х|, через т, координаты узлов 35 интерпо;1 ции по оси х, через х ,-у, где j - номер интер вала интерпол ции (j 0, 1, 2, ..., m ), узловые значени функций п-переменных обозначим через , , 40 X ), при эток в блок 9 пам ти занос т информацию в двоичном коде о значении и знаке элементарного приращени функции f{x(j+l) f(x-j) на данном интервале интерпол -, с циих,(+1) - X... . . Дискретность элементарного приргицени по оси аргумента х - 4 х . х;(3+1) - хц определ етс р зр дностью адресного счетчика 2.The required value of the function "2 $ ...,. .,., x) are implemented in the device by the piecewise linear approximation method with a uniform arrangement of the interpolation nodes along the x axis of the argument, (lii n), where n is the number of arguments of the reproduced function. Let us denote the number of interpolation intervals along the axis of the argument X |, in terms of m, the coordinates of the interpopo nodes 35, 1 of the axis x, through x, –y, where j is the number of the interpolation interval (j 0, 1, 2, ... , m), the nodal values of the functions of n-variables are denoted by,, 40 X), with this in block 9 of the memory information in the binary code is entered on the value and sign of the elementary increment of the function f {x (j + l) f (xj) on this interval interpol -, ccih, (+ 1) - X .... . The discreteness of the elementary Prigitsenia along the axis of the argument x is 4 x. x; (3 + 1) - xc is determined by the permissibility of address counter 2.
В начальный момент времени все счетчики, регистры и накапливающийсумматор обнулены. Отсчет времени в устройстве осуществл етс адрес- . ным счетчиком 2, который пересчитывает пр моугольные импульсы с выхо- 55 да генератора 1 импульсов.At the initial time, all counters, registers and accumulating accumulator are reset. The time in the device is counted by address-. 2, which counts the rectangular pulses from the output of the pulse generator 1.
Аргумент х воспроизводимой функции в аналоговой форме с первого входа устройства через открытый канал п-канального мультиплексо- 60 ра 6 поступает на вход аналого-цифрового преобразовател 5, с выхода которого в цифровой форме поступает на вторую г-руппу входов блока 4 сравнени кодов, на первую группу входов 5The argument x of the reproduced function in analog form from the first input of the device through the open channel of the n-channel multiplexer 6 is fed to the input of the analog-digital converter 5, from the output of which in digital form goes to the second g-group of inputs of the code comparison unit 4, first group of inputs 5
которого поступает сигнал с разр дных выходов адресного счетчика 2, состо ние выходов которого определ ет- пор дковый номер интервала интерпол ции функции по оси аргумента х т.е. x,{j+l) - xi,;. Сигнал с разр дных выходов адресного счетчика 2 поступает на адресные входы блока 9 пам ти и обеспечивает выбор из блока 9 пам ти значение элементарного .приращени , фукнции vaf-jj f(x(j+l) - f() и его знака, Двоичный код которого с выходов блока 9 пам ти через схему ИСКЛЮЧАЮЩЕЕ ИЛИ 10 подаетс в накапливающий сумматор 11. По. мере поступлени пр моугольных импульсов с выхода генератора 1 импульсов в накапливающем сумматоре 11 происходит непрерывное суммирование или вычитание значений элементарного приращени функции 4 ,-обеспечива тем салшм получение заданной крутизны каждого участка аппроксимации воспроизводимой функции, т.е. каждого интервала интерпол ции , xv,(j+l ),-.-, знак приращени учитываетс путем подачи на схему ИСКЛЮЧАКЩЕЕ ИЛИ 10 и в накапливающий сумматор 11 соответствующего сигнала с знакового выхода блока 9 пам ти.which receives a signal from the bit outputs of the address counter 2, the state of the outputs of which is determined by the sequence number of the interpolation interval of the function along the axis of the argument x, i.e. x, (j + l) - xi,;. The signal from the bit outputs of the address counter 2 is fed to the address inputs of memory block 9 and provides the selection from memory block 9 of the value of the elementary increment, function vaf-jj f (x (j + l) - f () and its sign, Binary whose code from the outputs of memory block 9 through the EXCLUSIVE OR 10 scheme is fed to accumulating adder 11. As rectangular pulses from the output of generator 1 of pulses arrive in accumulating adder 11, the values of the elementary increment of function 4 are continuously added to, which ensures that the floor Given the slope of each plot of the approximation of the reproduced function, i.e., each interpolation interval, xv, (j + l), -.-, the increment sign is taken into account by applying the corresponding signal from the output to the EXCLUSIVE OR 10 circuit and the accumulating adder 11 memory block 9.
В момент времени, когда код с выходов адресного счетчика 2 окажетс равным коду с выходов аналогоцифрового преобразовател 5, сигнал с выхода блока 4 сравнени кодов поступает на счетный вход счетчика по модулю п 3, измен его состо ние код с разр дных выходов которого через дешифратор 7 обеспечивает запись кода с выходов адресного счетчика 2At the moment when the code from the outputs of the address counter 2 is equal to the code from the outputs of the analog-digital converter 5, the signal from the output of the code comparison block 4 arrives at the counting counter input modulo p 3 by changing its state code from the bit outputs of which through the decoder 7 records the code from the outputs of the address counter 2
в адресный регистр х 8 и поступа на управл ющие входы п-канальногр мультиплексора б закрывает первый и открывает его второй канал, через второй канал п-канального мультипрексора 6 аргумент х воспроизводимой функции с второго входа устройства поступает на вход аналого-цифрового преобразовател 5. Одновременно сигнал с выхода блока сравнени кодов 4 поступает через первую схему 15 задержки на вход обнулени The address register x 8 and the input to the control inputs of the n-channel multiplexer b closes the first and opens its second channel, through the second channel of the n-channel multiplexer 6, the x argument of the reproduced function from the second input of the device enters the input of the analog-digital converter 5. Simultaneously the signal from the output of the code comparison block 4 is fed through the first zero delay input circuit 15
;адресного счетчика 2. Выходной код адресного регистра xj, 8 в дальнейшем сохран етс неизменным и будет определ ть значение функции, пересчитанное по оси х- и сформированное в накапливающем сумматоре 11 в момент сравнени его с аргументом хц.; address counter 2. The output code of the address register xj, 8 is then kept unchanged and will determine the value of the function, recalculated along the x-axis and generated in accumulator adder 11 at the time of comparing it with the argument xz.
Дсшее происходит пересчет функции по оси аргумента х, с учетом значени , которое она примет после пересчета по оси Х;. В момент времени, когда код с выходов адресного счетчика 2 окажетс равным коду с выходов аналого-цифрового преобразовател 5 дл аргумента xj сигнал сThe next step is the recalculation of the function along the x axis of the argument, taking into account the value it will take after the recalculation along the X axis; At the moment when the code from the outputs of the address counter 2 is equal to the code from the outputs of the analog-digital converter 5 for the argument xj, the signal with
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU823435026A SU1040493A1 (en) | 1982-05-05 | 1982-05-05 | Computing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU823435026A SU1040493A1 (en) | 1982-05-05 | 1982-05-05 | Computing device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1040493A1 true SU1040493A1 (en) | 1983-09-07 |
Family
ID=21010724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU823435026A SU1040493A1 (en) | 1982-05-05 | 1982-05-05 | Computing device |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1040493A1 (en) |
-
1982
- 1982-05-05 SU SU823435026A patent/SU1040493A1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1. Авторское свидетельство СССР 842850, кл. G 06 G 7/26, 1979, 2.Авторское свидетельство СССР №894748, кл. G 06 G 7/26, 1980. 3.Авторское свидетельство СССР И 783804, юл. G 06 G 7/12, 1979 (прототип). * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU1040493A1 (en) | Computing device | |
| SU1756887A1 (en) | Device for integer division in modulo notation | |
| SU1591010A1 (en) | Digital integrator | |
| SU930689A1 (en) | Functional counter | |
| SU1103226A1 (en) | Device for computing square root | |
| SU913373A1 (en) | Multipier of repetition frequency of periodic pulses | |
| SU1168928A1 (en) | Device for multiplying numbers by constant coefficient | |
| RU2028661C1 (en) | Function calculator | |
| SU1335990A1 (en) | Device for computing exponent of exponential function | |
| SU1130862A1 (en) | Calculating device | |
| SU497585A1 (en) | Binary split device | |
| SU842799A1 (en) | Multiplying device | |
| SU1171784A1 (en) | Multiplier | |
| SU528695A1 (en) | Pulse frequency multiplier | |
| SU1081782A1 (en) | Variable delay line | |
| SU696451A1 (en) | Pulse number multiplier | |
| SU732946A1 (en) | Stochastic converter | |
| SU1187162A1 (en) | Device for calculating tangent value | |
| SU1024914A1 (en) | Device for computing simple functions | |
| SU864583A1 (en) | Polynomial counter | |
| SU1170452A1 (en) | Unit-counting device for extracting square root | |
| SU402874A1 (en) | DEVICE FOR PROCESSING OF STATISTICAL INFORMATION | |
| SU911623A1 (en) | Storage | |
| SU1070541A1 (en) | Gray/code parallel binary code translator | |
| SU1541629A1 (en) | Function generator |