SU1541629A1

SU1541629A1 - Function generator

Info

Publication number: SU1541629A1
Application number: SU884428918A
Authority: SU
Inventors: Сергей Николаевич Вашкевич; Владимир Николаевич Попов; Анатолий Евгеньевич Баканов
Original assignee: Пензенский Политехнический Институт
Priority date: 1988-05-23
Filing date: 1988-05-23
Publication date: 1990-02-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при построении быстродействующих специализированных устройств и систем управлени технологическими процессами. Целью изобретени вл етс расширение области применени за счет возможности вычислени значений функции между узлами аппроксимации. Функциональный преобразователь содержит три коммутатора, два регистра сдвига, три сумматора, три регистра, блок управлени , который содержит переключатель, два триггера, формирователь и генератор импульсов, два элемента задержки, п ть элементов И, четыре элемента ИЛИ и регистр сдвига. Устройство обеспечивает вычисление функциональных зависимостей как таблично заданных, так и при непрерывно мен ющемс шаге таблицы. 1 з.п.ф-лы, 2 ил.The invention relates to computing and can be used in the construction of high-speed specialized devices and process control systems. The aim of the invention is to expand the scope of use due to the possibility of calculating the function values between the approximation nodes. The functional converter contains three switches, two shift registers, three adders, three registers, a control unit that contains a switch, two triggers, a driver and a pulse generator, two delay elements, five AND elements, four OR elements, and a shift register. The device provides the calculation of functional dependencies both as table-defined and at continuously changing table pitch. 1 hp ff, 2 ill.

Description

Изобретение относитс к вычислительной технике и может быть использо- .вано при построении быстродействующих специализированных устройств и систем управлени технологическими процессами .The invention relates to computing and can be used in the construction of high-speed specialized devices and process control systems.

Целью изобретени вл етс расширение области применени за счет возможности вычислени значений функции между узлами аппроксимации.The aim of the invention is to expand the scope of use due to the possibility of calculating the function values between the approximation nodes.

На фиг.1 представлена блок-схема преобразовател ; на фиг.2 - схема блока управлени .Figure 1 presents the block diagram of the Converter; 2 is a control block diagram.

Преобразователь содержит регистры 1-3, блок 4 пам ти, сумматоры 5- 7, блок 8 управлени , регистры 9 и 10 сдвига и коммутаторы 11-13.The converter contains registers 1-3, memory block 4, adders 5-7, control block 8, shift registers 9 and 10, and switches 11-13.

Блок 8 управлени содержит переключатель 14, триггеры 15 и 16, формирователь 17 и генератор 18 импульсов , элементы 19 и 20 задержки, элементы И 21-25, элементы ИЛИ 26-29 и регистр 30 сдвига.The control unit 8 comprises a switch 14, triggers 15 and 16, a driver 17 and a pulse generator 18, delay elements 19 and 20, elements AND 21-25, elements OR 26-29 and shift register 30.

Преобразователь работает следующимThe converter works as follows.

образом.in a way.

Сигнал, определ ющий начало цикла вычислений, по выходу Пуск поступает на формирователь 17 блока 8 управлени . Кроме того, по сигналу Пуск с помощью переключател 14 фиксируетс режим вычислений и устанавливаетс в соответствующее состо ние триггер 16, формирователь 17 вырабатывает стандартный импульс, который поступает на первый выход блока 8 управлени и обеспечивает обнуление первого, второго и третьего сумматоров 5-7, занесение значений аргуменсдThe signal that determines the beginning of the computation cycle is output to the driver 17 of the control unit 8. In addition, according to the Start signal, using the switch 14, the calculation mode is fixed and the trigger 16 is set to the appropriate state, the shaper 17 produces a standard pulse, which is fed to the first output of the control unit 8 and zeroes the first, second and third adders 5-7, recording values of arguments

ЈJ

О ГОAbout GO

соwith

та X в первый регистр 1, приращение аргумента во второй регистр 2, а также единицы в старший разр д первого дополнительного регистра 9 сдвига . Сигнал с выхода формировател 17, кроме того, задерживаетс элементом 19 задержки на интервал времени, несколько превышающий длительность импульса, формируемого формирователем 17. Таким образом, импульс, про вл ющийс на выходе элемента 19 задержки , обеспечивает переключение триггера 15 в единичное состо ние, а также1занесение исходной информации . Так, если триггер 16 установлен в единичное состо ние, что соответствует режиму вычислени с данными , хранимыми в блоке 4 (элементИ21 закрыт), в регистр 10 сдвига занос тс младшие разр ды аргумента X. Выбираемые с блока 4 по адресу, определ емому старшими разр дами регистра 1, значение функции и приращение функции через коммутаторы 13 и 12 занос тс в сумматор 6 и регистр 3 соответственно. Если триггер 16 установлен в нулевое состо ние, что соответствует режиму вычислени с данными, поступающими извне в устройство (элемент И 21 открыт), в регистр 10 сдвига занос тс младшие разр ды аргумента, а значение функции приращение функции чере% коммутаторы 13 и 12 занос тс в сумматор 6 к регистр 3 соответственно. Далее начинаетс основной цикл вычислений. Импульс с выхода элемента 19 задержки поступает через элемент ИЛИ27 на вход регистра 30 сдвига, обеспечива запись единицы в его младший разр д. Импульсы с выхода генератора 18 импульсов начинают поступать через открытый элемент И 24 на вход регистра 30 сдвига, обеспечива продвижение единицы по всем его разр дам. Первый из сигналов, формируемый на первом выходе регистра 30 сдвига, поступает на управл ющий вход регистра 10 сдвига, обеспечива сдвиг значени младших разр дов на разр д влево с целью анализа очередного разр да .This is X in the first register 1, the increment of the argument in the second register 2, and also the units in the high order of the first additional register 9 shift. The output signal from shaper 17 is further delayed by delay element 19 by an interval of time slightly longer than the duration of the pulse generated by shaper 17. Thus, the pulse developed at the output of delay element 19 ensures that the trigger 15 switches to a single state, and also entering the source information. So, if trigger 16 is set to one, which corresponds to the calculation mode with data stored in block 4 (element 21 is closed), the lower bits of argument X are entered into the shift register 10. Chosen from block 4 by the address determined by the higher bits Register 1, the function value and the function increment through switches 13 and 12 are entered into adder 6 and register 3, respectively. If trigger 16 is set to the zero state, which corresponds to the calculation mode with data coming from the outside into the device (element 21 is open), the lower bits of the argument are pushed into shift register 10, and the function value increment through% switches 13 and 12 are skidded mc to adder 6 to register 3, respectively. Next, the main calculation cycle begins. The pulse from the output of the delay element 19 is fed through the element OR27 to the input of the shift register 30, providing a record of the unit to its younger bit. The pulses from the output of the generator 18 pulses start to flow through the open element AND 24 to the input of the shift register 30, ensuring the advance of the unit through all I will give The first signal generated at the first output of the shift register 30 is fed to the control input of the shift register 10, providing a shift of the least significant bits to the bit to the left in order to analyze the next bit.

На сумматоре 5 формируетс величина так называемой оценочной функции F, знак которой определ ет пор док вычислени приращени функции uY от заданного значени аргумента X. ПриOn the adder 5, the value of the so-called evaluation function F is formed, the sign of which determines the order in which the increment of the function uY is calculated from the given value of the argument X.

00

5five

00

5five

00

5five

00

5five

00

этом преобразователь работает следующим образом.This converter works as follows.

Если старший разр д X Ъ...г-1 равен единице, то через коммутатор 11 на входы сумматора 5 поступает код величины Д и при наличии сигнала с п того выхода блока 8 управлени обеспечиваетс вычитание этой величины из содержимого сумматора 5: . В противном случае элемент И 25 закрыт и операци вычитани не производитс .If the high bit X b ... r-1 is equal to one, then through switch 11 the code of value D arrives at the inputs of adder 5 and in the presence of a signal from the fifth output of control unit 8, this value is subtracted from the contents of adder 5:. Otherwise, the AND element 25 is closed and the subtraction operation is not performed.

Далее анализируетс знак оценочной функции. Если , то сигнал со старшего разр да сумматора 5 открывает элемент И 22, на второй вход которого поступает импульс с третьего выхода регистра 30 сдвига через элемент ИЛИ 29. Сигнал с выхода элемента И 22 подаетс на входы управлени сложением сумматоров 5 и 7, обеспечива выполнение операций подсумми- ровани к содержимому этих сумматоров содержимого регистра 2 и регистра 9 сдвига соответственно, т.е. F F+bX; .Next, the sign of the evaluation function is analyzed. If, then the signal from the higher bit of the adder 5 opens the element AND 22, to the second input of which a pulse is received from the third output of the shift register 30 through the element OR 29. The signal from the output of the AND element 22 is fed to the inputs of the addition control of the adders 5 and 7, ensuring that operations of adding to the contents of these adders of the contents of register 2 and shift register 9, respectively, i.e. F F + bX; .

В случае, если , то сигнал низкого уровн с выхода старшего разр да сумматора 5 открывает по инверсному входу элемент И 23 и сигнал с третьего выхода регистра 30 сдвига поступает на входы управлени вычитанием сумматоров 5 и 7, обеспечива выполнение операций вычитани . При этом в сумматорах формируютс результаты: F F-&X; .If, then the low level signal from the high-order output of the adder 5 opens the element 23 on the inverse input and the signal from the third output of the shift register 30 enters the control inputs of the subtraction of adders 5 and 7, ensuring the performance of the subtraction operations. The following results are formed in the adders: F F- &X; .

Если после выполнени указанных операций знак оценочной функции оказываетс отрицательным, что соответствует наличию сигнала высокого уровн на втором входе блока 8 управлени , то импульс с четвертого выхода регистра 30 сдвига,, проход через открытый элемент И 22, поступает на входы управлени сложением сумматоров 5 и 7, осуществл еще раз указанные операции суммировани .If, after performing these operations, the sign of the evaluation function turns out to be negative, which corresponds to the presence of a high level signal at the second input of control unit 8, then the pulse from the fourth output of shift register 30, passing through the open element 22, goes to the addition control inputs of adders 5 and 7 , performed the addition operations again.

Импульс с п того выхода регистра 30 сдвига поступает на вход регистра 9 сдвига и осуществл ет сдвиг его содержимого вправо на разр д. Формируема таким образом в регистре 9 величина шага Н.служит дл определени очередного приращени функции и фиксации момента окончани вычислени . Регистр 9 сдвига имеет один дополнительный младший разр д. Наличие единицы в этом разр де свидетельст5The impulse from the fifth output of the shift register 30 is fed to the input of the shift register 9 and shifts its contents to the right by a bit. Thus, the N. step size generated in register 9 serves to determine the next function increment and fix the moment when the calculation ends. Shift register 9 has one additional least significant bit. The presence of a unit in this level is evidence

вует о равенстве , а следовательно , о завершении вычислений. При этом сигнал с младшего разр да регистра 9 сдвига поступает через элемент ИЛИ 26 на триггер 15, устанавлива его в нулевое состо ние. Кроме того, этот сигнал обеспечивает подсуммирование к содержимому сумматора 6 результата, содержащегос в сумматоре 7, т.е. . На этом вычисление заканчиваетс , а результат вычислени значени функции f снимаетс с выходов сумматора 6. В противном случае регистр 30 сдвига продолжает работать, и импульс, формируемый на его шестом выходе, поступает на вход сумматора 5, обеспечива сдвиг его содержимого на р з- р д влево, т.е. , 2. Кроме того, импульс с шестого выхода регистра 30 сдвига через элемент 20 задержки и элемент ИЛИ 27 поступает на вход регистра 30 сдвига, обеспечива запись единицы в его младший разр д.it is about equality, and therefore about the completion of calculations. In this case, the signal from the low bit of the shift register 9 enters through the OR element 26 to the trigger 15, setting it to the zero state. In addition, this signal provides a summation to the contents of the adder 6 of the result contained in the adder 7, i.e. . This completes the calculation, and the result of calculating the value of the function f is removed from the outputs of the adder 6. Otherwise, the shift register 30 continues to operate, and the pulse generated at its sixth output is fed to the input of the adder 5, ensuring its content is shifted by p zr d to the left, i.e. 2. In addition, the pulse from the sixth output of the shift register 30 through the delay element 20 and the OR element 27 is fed to the input of the shift register 30, providing a record of the unit to its low-order bit.

Далее весь основной цикл вычислений повтор етс до получени равенства .Further, the entire main calculation cycle is repeated until equality is achieved.

Claims

1. A functional converter containing three registers, three adders, a memory unit and a control unit, the converter argument input being connected to the information input of the first register, the output of the higher bits of which is connected to the memory input address of the converter argument connected to information the input of the second register, the first output of the control unit is connected to the inputs for permitting the recording of the first and second registers and the installation inputs to the first to third adders, the second output of the control unit is connected to the synchronization input of the third register and the recording resolution input of the second adder, the third output of the control unit is connected to the resolution enable inputs of the first and third adders, the fourth output of the control unit is connected to the subtraction resolution input of the third adder, the fifth output of the control unit is connected to the permission input of the subtraction the first adder, the sixth output of the control unit is connected to the shift input of the first adder, the output of the third sum

ten

15

20

25

5/16296

The mator is connected to the input of the first addend of the second adder, the output of which is connected to the output of the converter, characterized in that, in order to expand the field of application due to the possibility of calculating the function values between the approximation nodes, three switches and two shift registers are introduced into it, and the output of the second register connected to the first information input of the first switch, the second information input of which is connected to the output of the third register, the information input of which is connected to the output of the second switch The ora, the first and second information inputs of which are connected respectively to the output of the first group of bits of the memory block and the input increment of the converter function, the output of the second group of bits of the memory block is connected to the first information input of the third switch, the second information input of which is connected to the input of the function of the converter , the output of the first switch is connected to the information input of the first adder, the output of the third switch is connected to the input of the second term of the second adder, the input of the resolution of sums which is connected to the output of the lower bit of the first shift register and the first input of the control unit, the second input of which is connected to the output of the high bit of the first adder, the output of the senior bit of the second shift register is connected to the third input of the control unit, the first output of which is connected to the record input units in the high order of the first shift register, the input of the resolution of the shift and the output of which are connected respectively to the seventh output of the control unit and the information input of the third adder, the output of the lower times The rows of the first register are connected to the information input of the second shift register, the recording resolution and shift resolution inputs of which are connected respectively to the second and eighth outputs of the control unit, the ninth output of which is connected to the control inputs of the second and third switches, the tenth, 55 output of the control unit connected to the control input of the first switch.

2. The transducer according to claim 1, T is characterized in that the control unit contains a driver 30

35

40

45

50

pulses, pulse generator, switch, two triggers, two delay elements, shift register, five AND elements, four OR elements, and the control input of the control unit is connected to the input of the switch and | the input of the pulse generator, the output of which is connected to the first one (output of the control unit, the input of the first delay element and the first input of the first OR element, the second input of which is connected to the first input of the control unit, the second input of which is connected to the first input of the first element AND and the inverse input The second element AND, the output of which is connected to the fourth output of the control unit and the first input of the second element OR, the second input of which is connected to the output of the third element AND and the tenth output of the control unit, the second output to connected to the output of the first delay element, the first inputs of the fourth element AND, the third element OR, and the installation input 1 ki

dineny respectively with the output of the first element OR and the first input of the p - that element AND, the second input and output of which are connected respectively with the output of the pulse generator and in the shift of the shift register,

the first trigger, the input is set- 0, and the direct output of which is co0

five

,

0

which is connected to the output of the third OR element, the second input of which is connected to the output of the second delay element, the input of which is connected to the output of the sixth bit of the shift register and the sixth output of the control unit, the first and second outputs of the switch are connected to the inputs of the installation in 1 and the installation in About the second trigger, the inverse output of which is connected to the second input of the fourth element I, the output of which is connected to the ninth inlet of the control unit, the eighth output of which is connected to the output of the first discharge the shift source, the output of the second bit of which is connected to the first input of the third element I, the second input of which is connected to the third input of the control unit, the fifth output of which is connected to the output of the second delay element, the output of the third discharge of the shift register is connected to the direct input of the second element And the first input of the fourth element OR, the second input and output of which are connected respectively to the output of the fourth bit of the shift register and the second input of the first element AND whose output is connected to the third output of the control unit , A seventh output coupled to an output of the fifth discharge shift register.

Quit

Cd and yr