SU864583A1

SU864583A1 - Polynomial counter

Info

Publication number: SU864583A1
Application number: SU792845291A
Authority: SU
Inventors: Анри Петрович Смирнов
Original assignee: Предприятие П/Я А-7133
Priority date: 1979-11-29
Filing date: 1979-11-29
Publication date: 1981-09-15

Description

(54) ПОЛИНОМИАЛЬНЫЙ СЧЕТЧИК(54) POLYNOMIAL COUNTER

1one

Изобретение относитс к автоматике импульсной и вычислительной технике и может быть использовано в управл ющей и измерительной аппаратуреThe invention relates to the automation of pulse and computer technology and can be used in control and measuring equipment.

Известны ; полиномиальные счетчики , содержащие регистр и сумматор по модулю два, входы которого соединены с выходами последнего и предпоследнего разр дов регистра, информационный вход первого.разр да которого соединен с выходом сумматора по модулю два 11.Known; polynomial counters containing a register and a modulo-two adder, whose inputs are connected to the outputs of the last and penultimate register bits, the information input of the first digit of which is connected to the output of the modulo-two adder 11.

Недостатком этого полиномиаль- ,ного счетчика вл етс ограниченность его функциональных возможностей .The disadvantage of this polynomial counter is its limited functionality.

Наиболее близким к предлагаемому изобретению вл етс полиномиаль- ный счетчик, содержащий регистр сдвига и сумматор по модулю два, входы которого соединены с выходами последнего и предпоследнего разр дов регистра, а выход сумматора по модулю два соединен с входом первого разр да регистра, тактовый вход которого соединен со счетным входом полиноминального счетчика .The closest to the proposed invention is a polynomial counter containing a shift register and a modulo two adder, the inputs of which are connected to the outputs of the last and penultimate register bits, and the output of the modulo two adder are connected to the input of the first register bit, whose clock input connected to the counting input of a polynomial counter.

Недостатком этого полиноминального счетчика вл етс ограниченность его функциональных возможностей.The disadvantage of this polynomial counter is its limited functionality.

Цель изобретени - расширение функциональных возможностей полиноминального счетчикаThe purpose of the invention is to expand the functionality of the polynomial counter.

Поставленна цель достигаетс тем, что в полиномиальном счетчике содержащем регистр сдбига и сумматор по модулю два, входы которого соединены с выходами последнего и предпоследнего разр дов регистра, The goal is achieved by the fact that in a polynomial counter containing a register of sdbiga and modulo-two adder, the inputs of which are connected to the outputs of the last and second to last bits of the register,

10 а выход сумматора по модулю два соединен с входом первого разр да регистра, тактовый вход которого соединен со счетным входом полиномиального счетчика, , регистр сдвига 10 and the output of the modulo two adder is connected to the input of the first register bit, the clock input of which is connected to the counting input of a polynomial counter, the shift register

15 выполнен реверсивным и введен дополнительный сумматор по модулю два, ходы которого соединены с выходами первого и последнего разр дов регист ра, инверсный вход последнего раз20 р да и вход управлени направлением сдвига которого соединены соответственно с выходом дополнительно .ГР сумматора по модулю два и входом управлени реверсом полиномиальнйго счетчика.15 is reversible and an additional modulo-two adder is added, the turns of which are connected to the outputs of the first and last bits of the register, the inverse input of the last time and a control input of the shift direction are connected respectively to the output of the additional .GR modulator ad and the control input reverse polynomial counter.

На чертеже показана структурна схема полиномиального счетчика.The drawing shows a block diagram of a polynomial counter.

Схема полиномиального чсчетчика The polynomial meter count

30 содержит регистр 1 сдвига, сумматор30 contains 1 shift register, adder

по модулю два и дополнительный умматор 3 по модулю два, входы умматора 2 по модулю два соединены выходами последнего и предпоследнего разр дов регистра 1, а выход умматора 2 по модулю два соединен с входом первого разр да регистра 1, тактовый вход которого соединен со счетным входом 4 полиномиального счетчика, входы додолнительного сумматора 3 по модулю два соединен с выходами первого и последнего разр дов регистра 1, инверсный вход последнего разр да и вход управлени направлением сдвига которого соедине ны соответственно с выходом дополнительного сумматора 3 по модулю два и входом 5 управлени реверсом полиномиального( счетчика.modulo two and additional multiplier 3 modulo two, inputs of discharger 2 modulo two are connected by the outputs of the last and penultimate bits of register 1, and the output of dispenser 2 modulo two is connected to the input of the first register bit 1, the clock input of which is connected to the counting input 4 polynomial counter, the inputs of the additional adder 3 modulo two are connected to the outputs of the first and last bits of register 1, the inverse input of the last discharge and the control input of the shift direction are connected respectively to the output of the additional adder 3 modulo two and input 5 controlling the reverse of a polynomial (counter.

Полиномиальный счетчик работает следующим образом.A polynomial counter works as follows.

Рассмотрим дл примера работу 4-х разр дного полиномиального; счетчика . До начала счета регистр 1 устанавливаетс в исходное состо ние. Дл выполнени операции Сложение на вход 5 регистра 1 подаетс сигнал логической единицы, а на счетный вход 4 - счетные импульсы.Consider for example the operation of a 4-bit polynomial; counter. Prior to the start of the count, register 1 is reset. To perform the operation Add to input 5 of register 1, a signal of a logical unit is applied, and to counting input 4, counting pulses.

При этом на вход первого разр да регистра 1 поступает сумма по модулю два (а. ® зу,) информации последнего и предпоследнего разр дов , котора после записи по первому импульсу счета записываетс в первый разр д и по поступлении после дующих импульсов последовательно переписываетс во 2-й, 3-й, 4-й разр ды. Это соответствует следующему алгоритмуAt the same time, the input of the first bit of register 1 is the sum modulo two (a. 3rd, 4th rank. This corresponds to the following algorithm.

а (t)a,(t-t)a (t) a, (t-t)

®®

32(t)a(t-1) ,,аз (t)ai(t-1 )32 (t) a (t-1) ,, az (t) ai (t-1)

ад. ( 1)( t-1 )hell. (1) (t-1)

В режиме Вычитание на вход 5 подаетс сигнал логического нул и разрешает поступление на инверсный вход последнего разр да суммы по модулю два информации первого и последнего разр дов регистра 1, а на входы всех остальных разр дов информацию с предыдущих разр дов, что соответствует следующему алгоритмуIn the Subtraction mode, input 5 sends a logical zero signal and allows the module to receive the last bit of the last bit sum modulo two information of the first and last bits of register 1, and the inputs of all the other bits have information from the previous bits, which corresponds to the following algorithm

)a4 (t-1 ) ©a(t-l)) a4 (t-1) © a (t-l)

а, (t)a4.(t-1)a, (t) a4. (t-1)

а2.( t)a3 (t-1 )a2. (t) a3 (t-1)

a-i(t)a2(t-1 )a-i (t) a2 (t-1)

В результате при переходе из режима- Сложение к режиму Вычитание получаютAs a result, the transition from mode-Addition to mode Subtraction receive

a4(t)a4(t-1)® a(t-1) (О где а (t) - информаци 4-го разр да по 1-ому такту вычитани a4 (t) a4 (t-1) ® a (t-1) (O where a (t) is the 4th bit information on the 1st subtraction cycle

информаци 1-го и 4-го Information 1st and 4th

разр дов в предшествующий a7(t-1) вычитанию такт сложени ,bits in the preceding a7 (t-1) subtraction tact of addition,

но при сложении , а.(t)a.(t-1)ф aa(t-l), a;(t)at(t-0 but with addition, а. (t) a. (t-1) a aa (t-l), a; (t) at (t-0

поэтому выражение (1) можно переписать в виде a4 (t)a4(t-l )®a,(t-2)®a,(t-2) n , a4(t)a4(t-l)®a4(t-2)®al(t-l) I a4(t)a4(t-2) .therefore, expression (1) can be rewritten as a4 (t) a4 (tl) ®a, (t-2) ®a, (t-2) n, a4 (t) a4 (tl) ®a4 (t-2) ®al (tl) I a4 (t) a4 (t-2).

Следовательно, в результате суммировани по модулю два информации первого и последнего разр дов регистра в режиме Вычитани на последнем 5 разр де восстанавливлетс информаци та, котора соответствует информации разр да до выполнени операции сложени .Consequently, as a result of modulo-summing, the two informations of the first and last bits of the register in the Subtract mode in the last 5 bits will recover information that corresponds to the bit information before the addition operation is performed.

Таким образом, использование данного устройства позвол ет расширить функциональные возможности полиномиальных счетчиков, а именно работать в режиме реверсировани при сохранении всех преимуществ полиномиальных счетчиков - высокое быстродействие и простоту структуры при большой емкости счетчика.Thus, the use of this device allows us to extend the functionality of polynomial counters, namely, to work in the reverse mode while retaining all the advantages of polynomial counters - high speed and simplicity of structure with a large counter capacity.

Claims

1.Bukreev I.N. and others. Microelectronic circuits of digital devices. M Soviet radio, 1975, p. 205.

2. Shl pobersky V.I. Fundamentals of technology for the transmission of discrete messages. M., Holy Hour, 1973, p. 158 (prototype