Изобретение относитс к вычислительной технике и может быть использовано в системах цифрового преобразовани периодических сигналов, а также в специализированных вычислител х дл вычислени функции А cos тАЧ. Известны устройства дл воспроиз ведени круговых функций во времени , содержащие замкнутую цепь из дв 1ЩФРОВЫХ интеграторов. Известно устройство, содержащее три двоичных счетчика., два элемента И-ИЛИ, причем выходы первого и второго счетчиков подключены к первым входам первого и второго элементов И-ИЛИ соответственно, к вторым входам которых подключены выходы третье го счетчика, выходы первого и второ го элементов И-ИЛИ подключены к счет ным входам второго и первого счетчиков соответственно, на счетный вхо третьего счетчика подаютс импульсы тактовой частоты с входа устройства . Устройство позв1эл ет вычислить значен функдаи АсозтдЧза m тактов С13Недостатком устройства вл етс мала допустима величина прираще ни аргумента 44 при заданной точности , так как df число разр дов выходного кода, Наиболее близким к предлагаемому по технической сущности вл етс устройство, которое содержит первый и второй регистры, первый и второй сумматоры, блок управлени , причем выход первого регистра подключен к первому входу первого сумматора и к второму входу второго сумматора выход второго регистра подключен к первому входу второго сумматора и к второму входу первого сумматора, выходы первого и второго сумматоров подключены к входам соответственно первого и второго регистров 2. Устройство позвол ет за два такта по начальным значени м кодов А sin бА cos0, записанньк в первом и второ регистрах, вычислить новые значени кодов, равные A(1 + tgi30sin(0,-4 ) A(t+-tg oi)cos(6,--«-2ot), При работе в двоичной системе с arctg 2, где К - число натурального р да, задающее величину прирасаени аргумента. При вычислении новых значений функции возникает множитель (1+tgo(,) при работе в двоичной системе равный (i-«-2 ) и представл ющий собой методическую погрешность вычислени . Дл уменьшени методической погрешности структура перестраиваетс таким образом, что к вторым входам первого и второго сумматоров подключаютс выходы первого и второго регистров соответственно, сдйинутые на 2К разр дов вправо. Така структура позвол ет в следующем такте умножить содержимое регистров на множитель (), в результате чего погрешность уменьшаетс до величины (), При необходимости еще более уменьшить погрешность коды регистров при передаче на вторые входы сумматоров сдвигаютс на 4К разр дов, и на следующем такте происходит умножение содержимого регистров на множитель (1 + ), в результате чего погрешность уменьшаетс до величины (1-2) . Аналогично процесс уменьшени погрешности повтор етс до тех пор, пока погрешность не будет меньше заданного значени . Таким образом, значение функции А ,й/вычисл етс за m(2+R) тактов , где К- число тактов, необходимых дл умножени результата на множители, компенсирующие методическую погрешность. При использовании известного устройства отсутствуют ограничени величины Aif , так как arctg 2 где К - любое число натурального р да. Недостатком этого устройства вл етс низкое быстродействие при воспроизведении функции А cos тл, так как вычисление нового значени функции при изменении аргумента на величину АЧ происходит за (2+R) тактов, неободимых дл компенсации методической погрешности. Цель изобретени - повышение быстродействи . Поставленна цель достигаетс тем, что в устройство дл цифрового воспроизведени функции косинус, содержащее первый и второй регистры, первый и второй сумматоры и блок управлени , причем информационный вход устройства соединен с первым информационным входом первого регистра , выход которого, вл ющийс выходом устройства, подключен со сдвигом на фиксированное число разр дов вправо к первому входу первого сумматора и со сдвигом на один разр д 310 влево к первому входу второго сумматора и к информационному входу вто рого регистра, выход которого соединен с вторым входом второго сумматора , введен коммутатор, а блок управлени содержит триггер, элемент ИЛИ, элемент задержки, элемент И причем вход запуска устройства подключен к входу элемента задержки и первому входу элемента ИЛИ, выход которого соединен с управл ющими входами первого и второго регистров, тактовый вход устройства подключен к первому входу элемента И, выход которого соединен с вторым входом элемента ИЛИ, выход элемента задержки подключен к входу триггера, инверсный выход которого соединен с вторым входом элемента И, а пр мой выход подключен к управл ющему входу коммутатора, выход которого соеди нен -с вторым информационным входом первого регистра, выход первого сумматора подключен к первому информационному входу и со сдвигом на один разр д вправо к второму информационному входу .коммутатора, выход второго сумматора соединен с вторым входом первого сумматора. Введение дополнительного коммутатора позвол ет вычислить и записать в первый и второй регистры такие начальные значени кодов, которые в совокупности с новыми св з ми между элементами обеспечивают вычисление значений функций А cos тлЧ за m тактов без методической погрешности в результате чего исключаетс врем на компенсацию погрешности. На чертеже изображена блок-схема устройства дл воспроизведени функции косинус. Устройство содержит первый и вто рой регистры 1 и 2, первый и второй сумматоры 3 и 4, блок 5 управлени , коммутатор 6. Блок 5 управлени содержит триггер 7, элемент ИЛИ 8, элемент И 9, элемент 10 задержки. Выходы регистра 1 подключены к выходам устройства, к информационным входам регистра 2, к первым входам сумматора 4 со сдвигом на один раз., р д влево и к первым входам суммато ра 3 со сдвигом на (К-О разр д вправо, выходы регистра 2 подключены к вторым входам сумматора 4, выходы которого подключены к вторым входам сумматора 3, выходы которого подключены к первым информационным входам коммутатора 6 и со сдвигом на один разр д вправо к вторым информационным входам коммут атора 6, выходы которого подключены к вторым информационным входам регистра 1, первые информационные входы которого вл ютс информационными входами устройства, управл ющие входы регистров 1 и 2 подключены к выходу элемента ИЛИ 8 блока управлени , управл ющий вход коммутатора подключен к пр мому выходу триггера 7. Вход запуска блока управлени подключен к элементу 10 задержки и к первому входу элемента ИЛИ В. Тактовый вход блока управлени подключен к первому входу элемента И 9, выход которой подключен к второму входу элемента ИЛИ 8, выход элемента 10 задержки подключен к входу триггера 7, инверсный выход которого подключен к второму входу элемента И 9. Устройство работает следующим образом . На тактовый вход блока управлени с управл ющего входа устройства непрерывно поступают импульсы тактовой частоты. Обозначим коды, устанавливаюи иес на выходах элементов схемы после прихода {-го импульса на управл ющие входы регистров 1 и 2, следующим образом: xj - код на выходе регистра 1, у,- код на выходе регистра 2, код на выходе сумматора 3, и-- код на выходе сумматора 4, код на выходе коммутатора 6. Определим соотношени меж,цу этими кодами. Сумматор 4 осуществл ет вычитание кода, подключенного к его второму входу из кода, подключенного к его первому входу. Так как к его первому входу подключен код регистра 1, сдвинутый на один разр д влево , а к второму входу подключен выход регистра 2, код на выходе сумматора 4 равен и ., 2х - у . Сумматор 3 осуществл ет вычитание кода, подключенного к его первому входу, из кода, подключенного к его второму входу. Так как к первому входу сумматора 3 подключен код регистра 1, сдвинутый на (К-1) разр д вправо, а к второму входу подключен выход сумматора 4, код на выходе сумматора 3 равен z. х - 2х(1-2-)-у Обозначим 1-2 cos дЧ, тогда Zj 2х cos4f- . Код на выходе коммутатора 6 при включении его второго информационного входа равен коду сумматора 3, сдвинутому на оди разр д вправо, т.е. v. -iz - x cosAV- у у,9 i v-v tJfcll г, Jf V.1/ Код на выходе коммутатора 6 при включении его первого информационного входа равен коду сумматора 3, т.е. v. z. 2x.cos&4 -y. (2) В регистры 1 и 2 при действии i-ro управл ющего импульса на их уп равл ющий вход записываютс коды, установившиес на их информационных входах после действи (1-1)-го управл ющего импульса, т.е. i-r i t-T в исходном состо нии () регис 2 .обнулен, в регистр 1 с информационного входа уст1эойства переписан код амплитуды А воспроизводимой фун ции, триггер 7 установлен в положение , при котором элемент И 9 не про пускает импульсы тактовой частоты на управл ющие входы регистров 1 и 2, при этом открыт второй информационный вход коммутатора 6. В соо ветствии с выражением (1) запишем значение кода на выходе коммутато А cos и Ч X COS 2- у о Схема начинает работать при пос туплении импульса Запуск на вход запуска блока управлени . Импульс Запуск через элемент ИЛИ 8 попада ет на управл ющие входы регистров 1 и 2, в которые записываютс новы значени кодов, соответствующие 1 -причем х Vfl А cos После окончани переходных процессов в элементах схемы, на выход сумматора 3 устанавливаетс код z,,2 х cos 2 А cos 2 Д Через врем , определйемое элементом 10 задержки, импульс Запуск перебрасывает триггер 7. При этом включаетс первый информацион ный вход коммутатора 6 и на его выходе устанавливаетс код - у- г А cos 2&Ч. Триггер 7 открывает элемент И 9, импульсы тактовой частоты начинают поступать через элемент ИЛИ 8 на управл ющие входы регистров 1 и 2. По первому импульсу тактовой частоты () в регистры записываютс .новые значени кодов, равные cos 2л«/; ,А cosu4 , После окончани переходных процессов в элементах схемы, на вы- ходе коммутатора 6 устанавливаетс код, в соответствии с выражением (2) равный -Acos л/ Лсоз (гдУ дЧ|+Дсоз(2д +/1Ц«)-Д созлц гДсоз ЗдЧ , I По второму импульсу тактовой частоты () в регистры 1 и 2 записываютс новые значени кодов Х2 cos у2 cos 2ЛУ На выходе коммутатора 6 устанавливаетс код, равный 2Acos3A fcos ДЧ -Acos24f Aco54A V , По третьему импульсу тактовой частоты () этот код переписываетс в регистр 1. Аналогично, после поступлени (т-1)-го импульса тактовой частоты () в регистр 1 записьшаетс код, равный X А cos m л VВ результате на щ-й итерации на выходе устройства формируетс значение функции А cos m/aV, причем одна итераци - вьгчисление нового значени функции при изменении аргумента на величину й arccos (1-2 ), где К - любое заданное число натурального р да, осуществл етс за один такт без методической погрешности. Данное устройство обеспечивает повышение быстродействи в (2+R) раз по сравнению с прототипом при вое- , произведении функции косинус.The invention relates to computing and can be used in systems for the digital conversion of periodic signals, as well as in specialized computers for calculating the A cos tAC function. Devices for reproducing circular functions in time are known, which contain a closed circuit of two 1FSCAL integrators. A device comprising three binary counters is known., Two AND-OR elements, the outputs of the first and second counters are connected to the first inputs of the first and second AND-OR elements, respectively, to the second inputs of which the outputs of the third counter are connected, the outputs of the first and second elements The AND-ORs are connected to the counting inputs of the second and first counters, respectively, and the clock frequency pulses from the device input are sent to the counting input of the third counter. The device makes it possible to calculate the value of the function and the value of the m steps of C13. The device’s disadvantage is a small admissible increment of the argument 44 for a given accuracy, because df is the number of bits of the output code. The device that contains the first and second registers is closest to the technical essence. , the first and second adders, the control unit, and the output of the first register is connected to the first input of the first adder and to the second input of the second adder the output of the second register is connected to the first input The second adder and the second input of the first adder, the outputs of the first and second adders are connected to the inputs of the first and second registers 2, respectively. The device allows for two clocks on the initial values of the codes A sin BA cos0, recorded in the first and second registers, to calculate the new values codes equal to A (1 + tgi30sin (0, -4) A (t + -tg oi) cos (6, - "- 2ot), When working in a binary system with arctg 2, where K is the number of the natural number, which specifies value of the argument. When calculating the new values of the function, a factor (1 + tgo (,) arises when operating in the binary system equal to (i - "- 2) and represents a methodical calculation error. To reduce the methodical error, the structure is rearranged so that the second inputs of the first and The second adders connect the outputs of the first and second registers, respectively, shifted by 2K bits to the right. This structure allows in the next cycle to multiply the contents of the registers by a factor (), as a result of which the error decreases to s (), If necessary, further reduce the error of the register codes when transmitting to the second inputs of the adders are shifted by 4K bits, and the next cycle multiplies the registers by the factor (1 +), as a result of which the error decreases to the value (1-2 Similarly, the process of reducing the error is repeated until the error is less than the specified value. Thus, the value of the function A, d / is calculated in m (2 + R) cycles, where K is the number of cycles needed to multiply the result on factors, compensation conforming methodological error. When using the known device, there are no restrictions on the value of Aif, since arctg 2 where K is any number of a natural row. A disadvantage of this device is low speed when playing the function A cos tl, since the calculation of the new value of the function when the argument is changed by the value of ACh occurs in (2 + R) cycles, which is not necessary to compensate for the methodical error. The purpose of the invention is to increase speed. The goal is achieved by the fact that in a device for digital reproduction, a cosine function containing first and second registers, first and second adders and a control unit, the information input of the device connected to the first information input of the first register, the output of which is the output of the device connected to by shifting by a fixed number of bits to the right to the first input of the first adder and shifting by one bit 310 to the left to the first input of the second adder and to the information input of the second register, output which is connected to the second input of the second adder, a switch is entered, and the control unit contains a trigger, an OR element, a delay element, an AND element, and the device start input is connected to the input of the delay element and the first input of the OR element, the output of which is connected to the control inputs of the first and second registers, the device clock input is connected to the first input of the element AND, the output of which is connected to the second input of the element OR, the output of the delay element is connected to the input of the trigger, the inverse output of which is connected to the second input And the direct output is connected to the control input of the switch, the output of which is connected to the second information input of the first register, the output of the first adder is connected to the first information input and shifted by one bit to the right to the second information input of the switch, the output of the second adder is connected to the second input of the first adder. The introduction of an additional switch allows calculating and writing to the first and second registers such initial code values that, together with the new connections between the elements, provide for calculating the values of the A cos tlC functions in m cycles without methodical error, as a result of which the time for error compensation is excluded. The drawing shows a block diagram of an apparatus for reproducing the cosine function. The device contains the first and second registers 1 and 2, the first and second adders 3 and 4, the control unit 5, the switch 6. The control unit 5 contains the trigger 7, the element OR 8, the element 9, the element 10 delay. The outputs of register 1 are connected to the outputs of the device, to the information inputs of register 2, to the first inputs of the adder 4 with a shift of one time., P d to the left and to the first inputs of the adder 3 with a shift to (K-O bit to the right, outputs of the register 2 connected to the second inputs of the adder 4, the outputs of which are connected to the second inputs of the adder 3, the outputs of which are connected to the first information inputs of the switch 6 and shifted by one bit to the right to the second information inputs of the switch 6, the outputs of which are connected to the second information inputs of the register 1 The first information inputs of which are the information inputs of the device, the control inputs of registers 1 and 2 are connected to the output of the control unit OR 8, the control input of the switch is connected to the forward output of the trigger 7. The control input start input is connected to the delay element 10 and the first input element OR B. The clock input of the control unit is connected to the first input element AND 9, the output of which is connected to the second input of the element OR 8, the output of the delay element 10 is connected to the input of the trigger 7, the inverse output of which is dklyuchen to the second input of AND gate 9. The device operates as follows. The clock input of the control unit from the control input of the device continuously receives pulses of the clock frequency. Denote the codes that set the outputs of the circuit elements after the {th pulse to the control inputs of registers 1 and 2, as follows: xj is the code at the output of register 1, y, is the code at the output of register 2, the code at the output of adder 3, and-- the code at the output of the adder 4, the code at the output of the switch 6. We define the ratio between, these codes. Summer 4 subtracts the code connected to its second input from the code connected to its first input. Since the first register code is connected to its first input, shifted one digit to the left, and the output of the second register is connected to the second input, the code at the output of the adder 4 is and., 2x - y. The adder 3 subtracts the code connected to its first input from the code connected to its second input. Since the first register code 1 is connected to the first input of the adder, shifted by (K-1) to the right, and the output of the adder 4 is connected to the second input, the code at the output of the adder 3 is equal to z. x - 2x (1-2 -) - y Let 1-2 cos dH, then Zj 2x cos4f-. The code at the output of the switch 6 when turning on its second information input is equal to the code of the adder 3, shifted by one bit to the right, i.e. v. -iz - x cosAV- y, 9 i v-v tJfcll g, Jf V.1 / The code at the output of switch 6 when turning on its first information input is equal to the code of adder 3, i.e. v. z. 2x.cos & 4 -y. (2) In registers 1 and 2, when an i-ro control pulse is applied to their control input, codes are written on their information inputs after the (1-1) -th control pulse, i.e. ir i tT in the initial state () regis 2. zeroed, the amplitude code A of the reproduced function was rewritten to register 1 from the information input of the device, trigger 7 was set to the position at which the AND 9 element does not transmit clock pulses to the control inputs registers 1 and 2, while the second information input of the switch 6 is open. In accordance with expression (1), we write the code value at the output of the switchboard A cos and C X COS 2-у о The circuit starts to operate when a pulse occurs management Impulse Trigger through the OR element 8 gets to the control inputs of registers 1 and 2, in which new code values are written, corresponding to 1 -x Vfl A cos After the transients in the circuit elements, the output of the adder 3 is set to code z ,, 2 x cos 2 A cos 2 D After a time determined by the delay element 10, the pulse Triggers trigger 7. At this, the first information input of the switch 6 is turned on and the code y – g A cos 2 & H is set at its output. The trigger 7 opens the element AND 9, the clock frequency pulses begin to flow through the element OR 8 to the control inputs of registers 1 and 2. On the first clock frequency pulse (), new values of codes equal to cos 2n "/; , A cosu4, After the end of transients in the circuit elements, the output of switch 6 is set to a code, in accordance with the expression (2) equal to -Acos l / Lsoz (where gDU | + Dsoz (2d + / 1C ") - D sozlts dzdzdzd, I According to the second clock pulse (), registers 1 and 2 record the new values of the X2 cos y2 cos 2L codes. At the output of the switch 6, a code is set equal to 2Acos3A fcos DF -Acos24f Aco54A V, By the third clock frequency pulse () this code rewritten to register 1. Similarly, after the (t − 1) -th pulse of the clock frequency () arrives (), the code is written to register 1 equal to X A cos m l V In the nth iteration, at the output of the device, the value of the function A cos m / aV is formed, with one iteration of the calculation of the new value of the function when the argument is changed by the value of nd arccos (1-2), where K - Any given number of a natural series is carried out in one clock cycle without methodological error. This device provides an increase in speed (2 + R) times in comparison with the prototype in the second, product of the cosine function.