Изобретение относитс к вычислительной технике и может быть использовано В цифровых измерительных приборах ,: а также дл обработки информации , представленной число-импульсным кодом. Известен квадратор, содержащий двоичный счетчик, линию задержки, триггер, сумматор и элементы И tij Недостатками такого квадратора в л ютс сложность схемой реализации и ограниченные функциональные возмож ности. Наиболее близким по технической сущности к предлагаемому вл етс устройство, содержащее двоичный счет чик, разр дные выходы которого соеди нены с первыми входами элементов И, выходы которых соединены с разр дными входами сумматора, информационный .вход квадратора соединен со счет ным входом триггера второго разр да двоичного счетчика и вторыми входами элементов И C2J. Недостатком устройства вл етс невозможность выполнени операции ум ножени . Цель изобретени - расширение области применени путем обеспечени возможности выполнени операций возведени - в квадрат и умножени . Поставленна цель достигаетс тем что в вычислительное устройство, содержащее счетчик и сумматор, допол нительно введены коммутатор, регистр элемент. НЕ, элемент ИЛИ, элемент 2И-И11И, первый вход которого соединен с первым информационным входом устройства и первым входом элемента ИЛИ, второй вход которого соединен с вторым информационным входом устройства и вторым входом элемента 2ИИЛИ , третий вход которого соединен . с входом выбора режима устройства, «Четвертый вход элемента 2И-ШШ объединен со своим первым входом, выход элемента 2И-ШШ соединен со счетным входом счетчика, первым управл ющим входом коммутатора и входом элемента НЕ, выход которого соединен с вторым управл гадим входом коммутатора , перва группа информационных вхо дов которого соединена с разр дными выходами счетчика соответственно, втора группа информационных входов коммутатора соединена с разр дными выходами счетчика со сдвигом на один разр д в сторону старших разр дов. причем вход старшего разр да первой группы информацнонных входов коммутатора соединен с шиной логического О, вход младшего разр да второй группы информационных входов коммутатора соединен с шиной логической 1, выходы коммутатора соединены с входами (h+1) младших разр дов первого слагаемого сумматора, входы первого слагаемого Oi-1) старших разр дов которого соединены с шиной логического О (где п - разр дность счетчика), разр дные выходы сумматора соединены соответственно с информационными входами регистра, разр дные выходы которого соединены соответственно с входами второго слагаемого сумматора, тактовый вход регистра соединен с выходом элемента ИЛИ. На чертеже показана блок-схема вычислительного устройства. Квадратор содержит счетчик 1, коммутатор 2, -элемент НЕ 3, сумматор 4, регистр 5, элемент 2Й-ИЛИ 6, элемент ИЛИ 7, вход 8 сброса устройства, первый и второй, информационные входы 9 и 10 устройства соответственно, вход 11 задани режима. Работа устройства при вьшолнении операции возведени в квадрат основана на реализации зависимости . .((2i.-1) ), где m - число, возводимое в квадрат. Работа устройства при выполнении операции умножени сводитс к выполнению операции возведени в квадрат меньшего из перемножаемых чисел, и прибавлению к полученно гу результату э,того меньшего числа такое количество раз, которое равно, разности между перемножаемыми числами rhi4m(K-mJ, т-кU KCm-K} , ПРИ , где m и k - перемножаемые числа. Перед началом работы устройства на вьпсод 8 сброса устройства подаетс импульс отрицательной пол рности, который производит установку счетчика 1 и регистра 5 в нулевое состо ние . Дл выполнени устройством операции возведени в квадрат на вход 11 выбора режима необходимо подать потенциал логической 1. Число, возводимое в квадрат, поступает по первому информационному входу 9 импульсами положительной пол рности. На второй информационный вход 10 устройства при этом подаетс потенциал логического О. Первый импульс числа с первого информационного входа 9 квадратора, проход через элемент ИЛИ 7, поступает на счетный вход счетчика 1 и на второй управл ющий вход коммутатора 2. Этот же импульс, проход через элемент ЩШ 7, поступа ет на тактовый вход регистра 5. Единица на втором управл ющем входе ком мутатора 2 разрешает прохождение на его выход информации с вторых информационных входов (в данном случае ...0001). Данна информаци на выходе коммутатора 2 находитс в тече;ние длительности импульса, за это врем она просуммируетс с содержимым регистра 5 ( .. .000) . Задним фронтом (перепадом уровн с 1 в О) первого импульса, поступившего на тактовый вход регистра 5, происходит запись результата суммировани (...0001) в регистр 5. Задним фронто первого импульса, поступившего на счетньй вход счетчи- ка 1, его содержимое увеличиваетс на 1 и равн етс ...0001. С приходом второго импульса на вход 9 в течение длительности этого импульса на выход коммутатора 2 поступает информаци с вторых информа ционных входов (...011), котора суммируетс с содержимым регистра 5 (Pjr 5j.. .0001) . Результат суммирова ни (...-0100) записываетс в регистр 5 задним фронтом второго импульса., поступившего на его тактовый вход. Задним фронтом второго импульса, поступившего на счетный вход счетчика его содержимое увеличиваетс на 1 и равн етс ... 0010. Дальнейша работа устройства при вьтолнении операции возведени в квадрат проходит аналогично. Результат возведени в квадрат хранитс в регистре 5. При выполнении устройством операции умножени на вход 11 выбора режи ма необходимо подать потенциал логического О. Перемножаемые числа поступают в квадратор синхронно импульсами положительной пол рности и одинаковой длительности по первому 9 и второму 10 информационным входам По приходу первых импульсов перемножземых чисел на первый и второй входы элементов 2И-ИЛИ6 и ИЛИ7 на выходах этих элементов получают импул положительной пол рности, равный по длительности импульсам на информационных входах устройства. Первьй импульс с выхода элемента 2И-ИЛИ б поступает на второй управл ющий вход коммутатора 2 и разрешает прохождение информации с вторых информационных входов на входы первого слагаемого сумматора 4. На последнем происходит суммирование информации с выхода коммутатора 2 (...0001) с содержимым регистра 5 ( .. .0000.) . Задним фронтом первого импульса, поступившего на тактовый вход регистра 5 , в него записьгааетс результат суммировани ...0001, а задним фронтом первого импульса, приход щего на счетный вход счЬтчика 1, его состо ние измен етс с ...0000 на ...0001. Дальнейша работа устройства до момента прекращени импульсов на одном из информационных входов проходит аналогично. Когда на одном из информационных входов устройства прекрат тс импульсы , значит по- этому входу поступало меньшее число, и этот информационный вход устройства до конца умножени находитс в нуле. Наличие нул на одном из информационных входов устройства устанавливает выход элемента 2И-ИЛИ6 в нуль, который, проход через элемент НЕ 3, инвертируетс , поступает на первьй управл ющий вход коммутатора 2 и разрещает прохождение информации с первых информационных входов на входы первого слагаемого сумматора4. Следуюп ий импульс большего из перемножаемых чисел, поступивший в квадратор, проходит через элемент ШШ7 и задним фронтом записывает в регистр 5 результат суммировани содержимого регистра 5 (квадрат меньшего числа) с информацией на выходах коммутатора 2 (меньшее число). Дальнейший процесс умножени проходит аналогично, т.е. по каждому заднему фронту пост пившего импульса в регистр 5 записываетс результат суммировани содержимого регистра 5 с информацией на выходах коммутатора 2 (меньшее число). Процесс умножени заканчиваетс по прекращению прихода импульсов на S информационные входы устройства, зультат умножени записываетс в гистре 5. ре-; По сравнению с известным предларе- гаемое устройство примен етс дл ре .11308626 шени более широкого круга задач.The invention relates to computing and can be used in digital measuring instruments, as well as for processing information represented by a number-pulse code. The known quadrtor contains a binary counter, a delay line, a trigger, an adder, and the elements. And tij The disadvantages of such a quadrant are complexity of the circuit and limited functionality. The closest in technical essence to the present invention is a device containing a binary counter, the bit outputs of which are connected to the first inputs of the elements I, the outputs of which are connected to the discharge inputs of the adder, the information input of the quadrant is connected to the counting input of the second discharge trigger binary counter and the second inputs of the elements And C2J. The disadvantage of the device is the impossibility of performing the operation of clearing. The purpose of the invention is to expand the field of application by enabling the construction operations to be squared and multiplied. The goal is achieved by the fact that the commutator, register element is additionally entered into the computing device containing the counter and adder. NOT, element OR, element 2И-И11И, the first input of which is connected to the first information input of the device and the first input of the element OR, the second input of which is connected to the second information input of the device and the second input of the element 2ИЛИ, the third input of which is connected. with the device mode selection input, “The fourth input of element 2И-ШШ is combined with its first input, the output of element 2И-ШШ is connected to the counting input of the counter, the first control input of the switch and the input of the element NOT whose output is connected to the second control of the switch input of the switch, the first group of information inputs of which is connected to the bit outputs of the counter, respectively, the second group of information inputs of the switch is connected to the bit outputs of the counter with a shift of one bit towards the higher bits. the higher-level input of the first group of information inputs of the switch is connected to the logical bus O, the low-level input of the second group of information inputs of the switch is connected to the logical 1 bus, the switch outputs are connected to the inputs (h + 1) of the lower bits of the first adder sum, the inputs of the first the Oi-1 term) of the higher bits of which are connected to the logical bus O (where n is the counter size), the discharge outputs of the adder are connected respectively to the information inputs of the register, the discharge outputs of which are connected dineny respectively with the inputs of the second term adder, the clock input of the register is connected to the output of the OR element. The drawing shows a block diagram of a computing device. The quadrator contains counter 1, switch 2, element NO 3, adder 4, register 5, element 2Y-OR 6, element OR 7, device reset input 8, first and second, device information inputs 9 and 10, respectively, mode setting input 11 . The operation of the device in the execution of the squaring operation is based on the implementation of the dependency. . ((2i.-1)), where m is the number squared. The operation of the device when performing the multiplication operation is reduced to performing the operation of squaring the smaller of the multiplied numbers, and adding to the result obtained by the e, the smaller number that is the same number of times the difference between the multiplied rhi4m numbers (K-mJ, t-toU KCm -K}, AT, where m and k are the multiplied numbers. Before the device starts operating, a negative polarity pulse is applied to the device reset terminal 8, which sets the counter 1 and register 5 to the zero state. and squaring at mode selection input 11, the potential of logic one is applied 1. The number squared is supplied to the first information input by 9 pulses of positive polarity. The potential of the logical O is fed to the second information input 10 of the device. information input 9 of the quadrant, the passage through the element OR 7, goes to the counting input of counter 1 and to the second control input of the switch 2. This same pulse, passing through the element ShchSh 7, goes to the clock input of the register 5. The unit at the second control input of the switch 2 permits the passage to its output of information from the second information inputs (in this case ... 0001). This information at the output of the switch 2 is in progress; the pulse duration, during this time, is summed with the contents of register 5 (..000). The falling edge (level difference from 1 to O) of the first pulse arriving at the clock input of register 5 records the result of summing (... 0001) into register 5. The trailing edge of the first pulse arriving at the counting input of counter 1, its contents increases by 1 and equals ... 0001. With the arrival of the second pulse at the input 9, for the duration of this pulse, the output of the switch 2 receives information from the second information inputs (... 011), which is summed with the contents of register 5 (Pjr 5j .. .0001). The result of the summation (...- 0100) is recorded in register 5 by the falling edge of the second pulse received at its clock input. The falling edge of the second impulse arriving at the counting input of the counter increases by 1 and equals ... 0010. Further operation of the device in the execution of the squaring operation is similar. The result of the squaring is stored in register 5. When the device performs the operation of multiplying the mode selection input 11, it is necessary to apply the potential of logic O. The multiplied numbers arrive in a quadrant synchronously with pulses of positive polarity and of the same duration on the first 9 and second 10 information inputs impulses of multiplied numbers on the first and second inputs of elements 2I-OR6 and OR7 at the outputs of these elements receive an impulse of positive polarity equal in duration to impulses on information ion device inputs. The first impulse from the output of element 2I-OR b goes to the second control input of switch 2 and permits the passage of information from the second information inputs to the inputs of the first term of adder 4. At the last, the information from the output of switch 2 (... 0001) is summed with the contents of the register 5 (.. .0000.). The falling edge of the first pulse arriving at the clock input of register 5 records the summation result ... 0001, and the falling edge of the first pulse arriving at the counting input of the counter 1, changes its state from ... 0000 to ... 0001. Further operation of the device until the moment of termination of the pulses at one of the information inputs is similar. When the pulses stop at one of the information inputs of the device, a smaller number has arrived for this input, and this information input of the device remains at zero until the end of the multiplication. The presence of a zero on one of the information inputs of the device sets the output of element 2I-OR6 to zero, which, when passing through the element NO 3, is inverted, enters the first control input of switch 2 and allows information to pass from the first information inputs to the inputs of the first adder adder4. The next pulse of the larger of the multiplied numbers, entered in the quad, passes through the ШШ7 element and with the falling edge writes to the register 5 the result of the register 5 (the smaller number) with the information on the outputs of the switch 2 (the smaller number). The further multiplication process is similar, i.e. on each trailing edge of the post-drunk pulse, the register 5 records the result of the summation of the contents of register 5 with information on the outputs of switch 2 (a smaller number). The multiplication process ends with the cessation of the arrival of pulses at the S informational inputs of the device, the multiplication result is recorded in the backplane 5. re; In comparison with the known, the proposed device is used to re .11308626 a wider range of tasks.