Изобретение относитс к автоматике и вычислителоиой технике и пред (назначено дл сравнени чисел, представленных параллельными кодами. Известно устройство дл сравнени двоичных чисел, содержащее п последовательно соединенных чеек, кажда из которых состоит из элементов И-НЕ U . Недостатком этого устройства вл етс низкое быстродействие, обусло ленное наличием в каждой цепи перено са 2 п элементов И-НЕ, где п - число разр дов сравниваемых чисел и сложность , обусловленна наличием семи логических элементов на каждый сравниваемый .разр д. Наиболее близким по технической сущности к предлагаемому вл етс устройство дл сравнени двоичных чи сел,, содержащее п поразр дных узлов сравнени , где п - число разр дов в сравниваемых числах и (п-И) узлов пе ;реноса, причем каждый поразр дный |узел сравнени состоит из трех элементов И-НЕ, а каждый узел переноса содержит два элемента И-Ш 2. Недостаток этого устройства - избыточность схемы переноса, и,, как следствие, сложность устройства. Цель изобретени - упрощение устройства . Поставленна цель достигаетс тем что в устройстве дл сравнени двоич ных чисел, содержащем п поразр днЕлс узлов сравнени , где п - число раз РЯДОВ в сравниваемых числах, и (п+1) |узлов переноса, причем каждый поразр дный узел сравнени содержит первый - третий элемент И-НЕ, первый вход поразр дного} узла сравнени сое динен с входами первого и второго элементов И-НЕ, второй - входами пер вого и третьего элементов Н-НЕ, выход первого элемента И-НК соединен с входами второго и третьего элементов И-НЕ, выходы которого вл ютс первым и вторьм выходами поразр дного узла сравнени соответственно, каждый j-й узел переноса (где j-21-H - целое число),, содержит пер вый и второй элементы И-НЕ, входы ко торого вл ютс первым и вторьм .выхо дами узла переноса соответственно, каикдый (j+l)-й узел переноса содержи элемент И-НЕ,. выход которого вл етс первым выходом узла переноса вхо ды первого элемента И-НЕ j-ro узла подключены к первому выходу (j-l)-ro узла переноса и к первым выходам (j-l)-ro и j-ro поразр дных уэлов сравнени , входы второго элемента И-НЕ j-ro узла переноса подключены к ВЫХОДУ (j-l)-ro уэла переноса и | вторым выходам (j-l)To и j-ro поразр дных узлов сравнени ,.вхо ды элемента И-НЕ (j4-l)-ro узла переноса подключены к первому выходу j-ro узла переноса и к вторым выходам j-ro и (j+l)-ro поразр дных узлов сравнени , первый и второй входы переноса устройства соединены соот- . ветственно с входами первого и второго элементов И-НЕ первого узла переноса , первой и второй выходы (j+l)-ro узла переноса вл ютс первым и вторым выходами устройства соответственно , каждый (-ьГ)-й узел переноса содержит элемент НЕ, вход которого подключен к второму выходу j-ro узла переноса, а выход вл етс вторым выходом (j+l)-ro узла переноса . . . ., На чертеже приведена схема устройства . . Устройство содержит поразр дные узлы 1, ..., If,, каждый из которых содержит первый-третий элементы И-НЕ 2-4, узлы 5 и 6 переноса, каждый узел 5 содержит первый и второй элементы И-НЕ 7 и 8, каждый узел б содержит элемент И-НЕ 9 и элемент НЕ|10 , входы переноса 11 и 12 устройства ,, выходы 13 и 14 устройства, входы 15i,, 152,... П ir 1б2,,««« 16 поразр дных узлов сравнени , выходы 17ц, 17,... 17, 18;, 182,... 18 W поразр дных узлов сравнени . Устройство работает следующим образом .. Поразр дные узлы 1 сравнени при равенстве чисел в разр де формируют уровни логической единицы на своих выходах 17 и 18. Если какой-либо разр д первого числа меньше (больше) этого же раэр да второго числа, на выходе 17 соответствующего поразр дного уэла срглнени формируетс уровень логического нул (единицы), а . на втором выходе 18 - уровень логической единицы (нул ). Результат сргшнени кодов в старшем разр де (т.е. в разр де с большим номером 1,) по отношению к предшествующему разр ду вл етс преобладающ При неравенстве кедов. При наличии неравенства в одном из разр дов, на соответствующем выходе 17 или 18 поразр дного узла сравнени по вл етс нулевой уровень, который блокирует перенос информации по цепи от входа переноса 11 до.выхода 13 и формирует на выходе 13 предварительный результат. Перенос по цепи от входа переноса 12 до Btjrхода 14 блокируетс только при нулев1ого уровн .на выходе 17 поразр дного узла сравнени , при этом на выходах 14 всегда будут различные уровни. При равенстве кодов сравниваемых чисел перенос будет распростран тьс от входов переноса 11 и 12 до выходов 13 и 14 по обеим цеп м переноса, причем на выходах: 13 и 14 установ тс одинаковые уровни Интерпретаци сигналов на выходах устройства 13 и 14 зависит от тогр вл етс ли четным или нечетным число разр дов. Так как в конкретном случае число разр дов сравниваемых чисел известно и оно либо четно, либо нечетно, то на выходах устройства всегда можно получить однозначный результат срав-. нени . В таблице приводитс состо ние |выходов в зависимости от числа раз|р дов и результаты сравнени .The invention relates to automation and computing technology and pre (assigned to compare numbers represented by parallel codes. A device for comparing binary numbers is known, containing n serially connected cells, each of which is made up of AND-NE elements. The disadvantage of this device is low speed , due to the presence in each chain of transfer of 2 n I-NOT elements, where n is the number of digits of the numbers being compared and complexity, due to the presence of seven logical elements for each compared. The closest in technical essence to the present invention is a device for comparing binary numbers of villages, containing n bit comparison nodes, where n is the number of bits in the compared numbers and (n, I) nodes; The single | comparison node consists of three IS-NES elements, and each transfer node contains two I-W elements 2. The disadvantage of this device is the redundancy of the transfer scheme and, as a result, the complexity of the device The purpose of the invention is to simplify the device. The goal is achieved by the fact that in a device for comparing binary numbers containing n times the number of comparison nodes, where n is the number of times of the ROWS in the numbers being compared, and (n + 1) | transfer nodes, each bit comparison node containing the first - third the NAND element, the first input of the same} comparison node is connected to the inputs of the first and second NAND elements, the second - the inputs of the first and third H – NOT elements, the output of the first AND – NK element is connected to the inputs of the second and third AND elements - NOT, whose outputs are first and second by moves of the comparison node, respectively, each j-th transfer node (where j-21-H is an integer), contains the first and second AND-NOT elements, whose inputs are the first and second outputs of the transfer node , the (j + l) -th node of the transfer contains the element AND NOT ,. the output of which is the first output of the transfer unit; the inputs of the first element of the NAND j-ro node are connected to the first output (jl) -ro of the transfer node and to the first outputs (jl) -ro and j-ro of the discharge wells; the inputs of the second element AND-NOT j-ro transfer node connected to the OUTPUT (jl) -ro Wela transfer and | the second outputs (jl) To and j-ro of the comparison reference nodes, the input of the NAND element (j4-l) -ro of the transfer unit are connected to the first output of the j-ro transfer node and to the second outputs j-ro and (j + l) -ro of comparison reference nodes, the first and second transfer inputs of the device are connected respectively. Respectively with the inputs of the first and second elements AND-NOT of the first transfer unit, the first and second outputs (j + l) -ro of the transfer unit are the first and second outputs of the device, respectively, each (-G) -th transfer unit contains the item NOT, the input which is connected to the second output of the j-ro transfer unit, and the output is the second output of the (j + l) -ro transfer unit. . . ., The drawing is a diagram of the device. . The device contains bit units 1, ..., If, each of which contains the first to third elements AND-NOT 2-4, nodes 5 and 6 of the transfer, each node 5 contains the first and second elements AND-NOT 7 and 8, each node b contains an element AND-NOT 9 and an element NOT | 10, the transfer inputs 11 and 12 of the device, the outputs 13 and 14 of the device, the inputs 15i ,, 152, ... P ir 1b2, "" "16 bit nodes comparisons, outlets 17c, 17, ... 17, 18; 182, ... 18 W of comparison bit units. The device works as follows. The bit units 1 of the comparison, when the numbers in the bit are equal, form the levels of the logical unit at their outputs 17 and 18. If any bit of the first number is less (more) than the same rar and second number, the output 17 The corresponding zero bit of srglneni forms the level of logical zero (one), and. at the second exit 18 - the level of the logical unit (zero). The result of the higher code discharge codes (i.e., a discharge with a large number 1,) with respect to the preceding one is predominant. With unequal sneakers. If there is an inequality in one of the bits, a zero level appears at the corresponding output 17 or 18 of the bit comparison node, which blocks the transfer of information along the circuit from transfer input 11 to output 13 and forms a preliminary result at output 13. The chain transfer from transfer input 12 to Btj input 14 is blocked only at zero level. At output 17 of the bit comparison node, there will always be different levels at outputs 14. If the codes of the compared numbers are equal, the transfer will extend from the transfer inputs 11 and 12 to the outputs 13 and 14 along both transfer chains, with the outputs: 13 and 14 having the same levels. Interpretation of the signals at the outputs of the device 13 and 14 depends on whether even or odd number of bits. Since in the specific case the number of bits of the numbers being compared is known and it is either even or odd, then at the outputs of the device one can always get an unambiguous result compared. nothing The table lists the state of | outputs depending on the number of times | row and the results of the comparison.
Прим е ч а н и в X Предлагаемое устройство вл етс болёе проспам по сргшнению с протоffNote to and in X The proposed device is more avenues on the basis of protoff
////
fjfj
Г4 - произвольное состо ние. типом, так как имеет (11 n-t-1) элеменjj товходов, а прототип - (12 n-f2),G4 is an arbitrary state. type, as it has (11 n-t-1) elements of inputs, and the prototype is (12 n-f2),