SU1383335A1 - Device for comparing numbers - Google Patents

Device for comparing numbers Download PDF

Info

Publication number
SU1383335A1
SU1383335A1 SU864136271A SU4136271A SU1383335A1 SU 1383335 A1 SU1383335 A1 SU 1383335A1 SU 864136271 A SU864136271 A SU 864136271A SU 4136271 A SU4136271 A SU 4136271A SU 1383335 A1 SU1383335 A1 SU 1383335A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
result
input
node
elements
Prior art date
Application number
SU864136271A
Other languages
Russian (ru)
Inventor
Анжелика Олеговна Городкова
Олег Георгиевич Простаков
Original Assignee
Харьковский политехнический институт им.В.И.Ленина
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Харьковский политехнический институт им.В.И.Ленина filed Critical Харьковский политехнический институт им.В.И.Ленина
Priority to SU864136271A priority Critical patent/SU1383335A1/en
Application granted granted Critical
Publication of SU1383335A1 publication Critical patent/SU1383335A1/en

Links

Landscapes

  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

Изобретение относитс  к автоматике и вычислительной технике и предназначено дл  сравнени  трех двоичных чисел с выбором максимального, минимального или среднего из них. Цель изобретени  - расширение функциональных возможностей за счет определени  минимального из сравниваемых чисел. Устройство содержит п блоков 1(- 11, анализа, информационные входы 2 - 4, входы 6-8 управлени  и дешифратор 5, каждый блок анализа содержит узел формировани  кода, состо щий из трех элементов И и элементы ИЛИ, и трех поразр дных узлов сравнени , каждый из которых содержит два элемента И-НЕ, элементы .ИЛИ, НЕ, а депшфра- тор содержит три элемента НЕ, элемент И и три узла формировани  результата , каждый из которых состоит из четырех элементов И и элемента ИЛИ. Устройство дл  сравнени  чисел за счет попарного сравнени  чисел на схемах сравнени , состо щих из поразр дных узлов сравнени , заключенных в блоки анализа и последующего дешифрировани  состо ний выходов переноса попарных схем сравнени  в зависимости от задани , позвол ет выбрать либо максимальное, либо минимальное , либо среднее значение из . сравниваемкх чисел. 1 з.п. ф-лы, 3 ил., 2 табл. слThe invention relates to automation and computing and is intended to compare three binary numbers with a choice of the maximum, minimum or average of them. The purpose of the invention is to expand the functionality by determining the minimum of the compared numbers. The device contains n blocks 1 (- 11, analyzes, information inputs 2 - 4, inputs 6-8 controls and a decoder 5, each analysis block contains a code generation unit consisting of three AND elements and OR elements, and three bit comparison nodes , each of which contains two AND-NOT elements, elements .OR, NOT, and a depotfrarator contains three NOT elements, an AND element, and three result formation nodes, each of which consists of four AND elements and an OR element. A device for comparing numbers due to pairwise comparison of numbers in comparison schemes, The remaining of the comparison comparison nodes enclosed in the analysis and subsequent decoding of the output transfer states of the pairwise comparison circuits, depending on the task, allow you to choose either the maximum, or the minimum, or the average value of the compared numbers. —ly, 3 dw., 2 tab.

Description

Изобретение относитс  к автоматике и вычислительной технике и предназначено дл  сравнени  трех двоичных чисел с выбором максимального, минимального или среднего из них.The invention relates to automation and computing and is intended to compare three binary numbers with a choice of the maximum, minimum or average of them.

Цель изобретени  - расширение функциональных возможностей за счет определени  минимального из сравниваемых чисел.The purpose of the invention is to expand the functionality by determining the minimum of the compared numbers.

На фиг.1 представлена структурна  схема устройства дл  сравнени  чисел; на фиг.2 - функциональна  схема i-ro блока анализа; на фиг.З - схема дешифратора.Figure 1 shows a block diagram of a device for comparing numbers; figure 2 is a functional diagram of the i-ro block analysis; on fig.Z - scheme of the decoder.

Устройство содержит п блоков 1,,I,...,1 анализа, информационные входы 2-4 сравниваемых чисел А,В,С соответственно, дешифратор 5, входы 6-8 управлени  (m,n,k),ши- ну 9 логической единицы, первые информационные выходы 10 устройства, второй выход 1 устройства равенства чисел, выходы 12-14 дешифратора 5.The device contains n analysis blocks 1, ..., 1, 1, information inputs 2-4 of the compared numbers A, B, C, respectively, decoder 5, control inputs 6-8 (m, n, k), bus 9 logical unit, the first information outputs 10 of the device, the second output of 1 device of equality of numbers, the outputs 12-14 of the decoder 5.

Первый блок анализа содержит узел формировани  кода, состо щий из элементов И 15 - 17 и элемента ИЛИ 18, первый , второй и третий поразр дные узлы сравнени , состо щие соответственно из элементов ИЛИ 19 - 21, первых 22 - 24 и вторых 25 - 27 элементов И-НЕ и элементов ИЛИ-НЕ 28 - 30.The first analysis block contains a code generation unit consisting of AND 15-17 elements and an OR 18 element, the first, second and third bit comparison nodes, consisting respectively of the OR 19-21 elements, the first 22-24 and the second 25-27 elements and NOT and elements OR NOT 28 - 30.

Дешифратор содержит элементы НЕ 31 - 33, элемент И 34, первый, второй и третий узлы формировани  результата, состо щие соответственно из первых 35 - 37, вторых 38 - 40 третьих 41 - 43 и четвертых 44 - 46 элементов И, элементов ИЛИ 47 - 49. The decoder contains the elements NOT 31 - 33, the element AND 34, the first, second and third nodes of the formation of the result, consisting respectively of the first 35 - 37, the second 38 - 40 third 41 - 43 and fourth 44 - 46 elements AND, elements OR 47 - 49.

Устройство работает следующим образом.The device works as follows.

Последовательно включеннь;е поразр дные узлы сравнени  блоков 1, , 1,2 , ... , 1 fi анализа представл ют со- бой собственно схемы сравнени  пар сравниваемых чисел А и В, В и С, Си А. Эти схемы попарного сравнени  чисел на своих выходах Р,,, 1 (, + ( переноса вырабатывают сигналь: логической единицы, если первое число пары больше или равно второму числу пары, и сигнал логического нул , если первое число меньше второго.Consistently included; e bitwise comparison nodes of the analysis blocks 1, 1,2, ..., 1 fi are the actual comparison schemes of pairs of compared numbers A and B, B and C, and C A. These pairwise comparison schemes of numbers at its outputs P ,,, 1 (, + (of the transfer, a signal is generated: a logical unit, if the first number of the pair is greater than or equal to the second number of the pair, and a signal of a logical zero, if the first number is less than the second.

Принцип работы схемы сравнени  заключаетс  в том, что результат сравнени  кодов чисел определ етс , начина  от старших разр дов. Если старпше разр ды пары чисел имеют наThe principle of operation of the comparison circuit is that the result of the comparison of number codes is determined, starting from the higher bits. If older bits of a pair of numbers have

г g

00

5five

20 20

25 ЗО 25 ZO

QQ

5 п 5 n

3535

5five

своих информационных входах сигналы разного уровн , то результат сравнени  определ етс  состо нием выхода последнего поразр дного узла сравнени  р„, (q „, Дп, ),т.е., если на информационном входе первого числа пары сигнал логической единицы (нул  , а на информационном входе вто. рого числа пары - логический нуль (единица), то на выходе последнего узла поразр дного сравнени  сигнал логической единицы (нул ) независимо от сигнала на входе переноса последнего узла поразр дного сравнени  p(-q,l). Если на информационных входах последнего сравнени  одинако - вые уровни сигналов, то на его выход Рц41 (Чп4г И4 передаетс  сигнал , присутствующий на входе p(q, 1) переноса. Если же часть старших разр дов сравниваемых чисел равна то выход схемы сравнени , определ етс  выходом ближайшего к концу пораз-- р дного узла сравнени , на информационных входах которого разные уровни сигналов. Если сравниваемые числа равны, то единичный сигнал с шины 9 логической единицы передаетс  на вькод P,,(q,,, 1„„).its information inputs are signals of different levels, then the comparison result is determined by the output state of the last bit comparison node p „, (q„, Dn,), i.e., if the information input of the first number of the pair contains a signal of a logical unit (zero, and at the information input of the second number of the pair is a logical zero (one), then at the output of the last comparison node the signal of a logical unit (zero) is independent of the transfer input of the last comparison node p (-q, l). informational inputs of the last comparison the same signal levels, then the Pc41 output (Cp4g I4 transmits a signal present at the input p (q, 1) of the transfer. If a part of the higher bits of the numbers being compared is equal to the output of the comparison circuit, - a regular comparison node, on the information inputs of which there are different signal levels. If the numbers being compared are equal, then a single signal from the bus 9 of a logical unit is transmitted to the code P ,, (q ,,, 1 „„).

Комбинаци  выходных сигналов РПМ Чп + 1 if выходах схем сравнени  несет информацию о соотношении между сравниваемыми числами. Поэтому выходные сигналы р„,, .мк nocTjmaioT на информационные входы дешифратора, который в соответствии с заданием определ ет число, которое посылаетс  на информационный выход 10 устройства X заданием  вл етс  выбор максимального, минимального или среднего чисел). Выделение максимального , минимального или среднего значений из сравниваемых чисел осуществл етс  с помощью сигналов на управл ющих входах 6-8 устройства ,The combination of the output signals of the PMD PE + 1 if the outputs of the comparison circuits carries information about the relationship between the compared numbers. Therefore, the output signals pn ,, .mk nocTjmaioT to the information inputs of the decoder, which, according to the task, determines the number that is sent to the information output 10 of the device X (the task is to select the maximum, minimum or average numbers). The selection of the maximum, minimum or average values of the compared numbers is carried out using signals at the control inputs 6-8 of the device,

Дл  выделени  максимального значени  по входу 6 управлени  устройства подаетс  сигнал логической единицы на вход m дешифратора 5, при этом на входах n,k дешифратора - сигналы логического нул , Дп  выделени  минимального значени  из сравниваемых чисел сигнал логической единицы подаетс  по входу 7 управлени  устройства, который поступает на вход п дешифратора 5 при этом m k 0. Дл  выделени  среднегоTo extract the maximum value of the device control input 6, a logical unit signal is applied to the m input of the decoder 5, while the decoder inputs n, k are logic zero, Dp the minimum value from the compared numbers of the logical unit signal is fed to the device control input 7, which arrives at the input n of the decoder 5 at the same time mk 0. For the selection of the average

значени  по входу 8 управлени  устройства поступает сигнал логической единицы на вход k дешифратора (т п 0).the value at the input 8 of the control unit receives the signal of the logical unit to the input k of the decoder (m n n 0).

В табл. 1 приведены логические уровни сигналов на выходах переноса схем сравнени  .пар сравнивае- мых чисел р„,, , q, , 1„, в зависимости от соотношени  между сравниваемыми числами.In tab. Figure 1 shows the logical levels of the signals at the outputs of the transfer of the comparison circuit. Pairs of the compared numbers p, ,, q, 1, depending on the relation between the compared numbers.

В табл.2 приведены логические уровни сигналов на выходах 12-14 дешифратора 5 и число на информационном выходе 10 устройства X в зави- симости от состо ни  информационных входов Phu q ПЧ1 Inti и управл ю- щнх входов m,n, k дешифратора.Table 2 shows the logical levels of the signals at the outputs 12-14 of the decoder 5 and the number at the information output 10 of the device X depending on the state of the information inputs Phu q In1 PCh and the control inputs m, n, k of the decoder.

Сигнал логической единицы присутствует одновременно на всех инфор- мационных входах р,, q,, 1, дешифратора 5 лишь в одном случае, когда сравниваемые числа равны друг другу . Этот случай выдел етс  на элементе И 34 дешифратора, с. которого единичный сигнал следует на третий управл ющий выход дешифратора 14 и на выход 1 1 устройства .The signal of a logical unit is present simultaneously on all information inputs p ,, q ,, 1, decoder 5 only in one case when the compared numbers are equal to each other. This case is highlighted on AND 34 of the decoder, p. which a single signal follows the third control output of the decoder 14 and the output 1 1 of the device.

Группа выходов 12 - 14 дешифрато- ра следует на управл ющие входы блоков 1, ,1,...,1„ анализа и определ ет какое из сравниваемых чисел передавать на информационный выход устройства X. Если возбужден выход 12 дешифратора, то на выход X устройства передаетс  число А,если возбужден выход 13 - число В, выход 14 число С. A group of outputs 12–14 of the decoder should go to the control inputs of the analysis block 1,, 1, ..., 1 and determine which of the compared numbers to be transferred to the information output of the device X. If the output 12 of the decoder is excited, then the output X A number is transmitted to the device, if output 13 is excited - number B, output 14 is number C.

При равенстве трех чисел In case of equality of three numbers

возбуждаетс  выход 14 дешифратора, с выхода элемента И 34 через элемент ИЛИ 49 и на выход X устройства передаетс  число С (в этом случае, в принципе, на выход X устройства можно передавать любое из сравниваемых чисел.the output 14 of the decoder is excited, the output of the element AND 34 through the element OR 49 and the output C of the device transmits the number C (in this case, in principle, any of the compared numbers can be transmitted to the output X of the device).

Claims (2)

1. Устройство дл  сравнени  чисел, содержащее п блоков анализа, где п - разр дность уравниваемых чисел, каждый из которых включает узел формировани  кода, содержащий первый, второй и третий элементы И и элемент ИЛИ, первый, второй и третий поразр дные узлы сравнени , каждый из ко1. A device for comparing numbers, containing n analysis units, where n is the size of the equalized numbers, each of which includes a code generation unit containing the first, second and third AND elements and the OR element, the first, second and third comparison nodes, each of them 5 five 0 5 0 5 о about 0 0 - - 5five 00 торых включает элемент ИЛИ, причем первый, второй и третий информационные входы каждого блока анализа  вл ютс  входами соответствующего разр да первого, второго и третьего чисел устройства соответственно, в каждом блоке анализа первый, второй и третий информационные входы соединены с первыми информационными входами первых, вторых и третьих поразр дных узлов сравнени  соответственно, первые входы управлени  блоков анализа объединены, первый, второй и третий выходы переноса i-ro блока анализа ,  вл ющиес  выходами переноса соответствующих поразр дных узлов сравнени , где i 1,2,...,п-1, соединены соответ,ственно с первым, вторым и третьим входами переноса (i+l)-ro блока анализа,  вл ющиес  соответственно входами переноса первого , второго и третьего .поразр дных узлов сравнени , входы переноса пер- вого блока анализа соединены с входами логической единицы устройства, выходы элементов ИЛИ узлов формировани  кода блоков анализа  вл ютс  /информационными выходами устройства, в каждом узле формировани  кода выходы первого, второго и третьего элементов И соединены с входами элемента ИЛИ, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет определени  минимального из сравниваемых чисел, в него введен дешифратор , в каждый j-и поразр дный узел сравнени , где j 1,2,3, каждого блока анализа введены первый и второй элементы И-НЕ и элемент ИЛИ-НЕ, причем первый выход дешифратора соединен с первьми входами управлени  блоков анализа, в каждом блоке анализа первый вход управлении соединен с первым входом первого элемента И узла формировани  кодов, второй и третий выходы дешифратора соединены с первыми входами соответственно второго и третьего элементов И узлов формировани  кодов всех блоков анализа , выходы переноса п-го блока анализа соединены с соответствующими информационными входами дещифратора первый, второй и третий управл ющие входы которого  вл ютс  входами задани  режима устройства, четвертый выход дешифратора  вл етс  выходом равенства чисел устройства, первыйincludes the OR element, with the first, second and third information inputs of each analysis block being the inputs of the corresponding bits of the first, second and third numbers of the device, respectively, in each analysis block the first, second and third information inputs are connected to the first information inputs of the first, second and third bit comparison nodes, respectively, the first control inputs of the analysis blocks are combined, the first, second and third transfer outputs of the i-ro analysis block, which are the transfer outputs of the corresponding of the comparison nodes, where i 1,2, ..., p-1, are connected respectively with the first, second and third transfer inputs of the (i + l) -ro analysis block, respectively, which are the transfer inputs of the first, second and the third. Comparison comparison nodes, the transfer inputs of the first analysis block are connected to the inputs of the logical unit of the device, the outputs of the OR elements of the code generation blocks of the analysis blocks are the information outputs of the device, in each code forming node the outputs of the first, second and third elements connected to the entrances of u OR, characterized in that, in order to extend the functionality by determining the minimum of the compared numbers, a decoder is entered into it, at each j-th and bit comparison node, where j 1,2,3, each analysis block is entered first and the second AND-NOT element and the OR-NOT element, the first output of the decoder is connected to the first control inputs of the analysis blocks, in each analysis block the first control input is connected to the first input of the first AND element of the code generation unit, the second and third decoder outputs are connected to The first inputs of the second and third elements, respectively, of the nodes forming the codes of all the analysis units, the transfer outputs of the nth analysis block are connected to the corresponding information inputs of the descrambler, the first, second and third control inputs of which are the device mode setting inputs, the fourth output of the decoder equality of device numbers, first второй и третий информационные входы каждого блока анализа соединены с вторыми входами соответственно первого, второго и третьего элементов И узла формировани  кода в каждом блоке анализа, второй информационный вход j-ro поразр дного узла сравнени  соединены с (j+l)-M информационным входом блока анализа, кроме второго информационного входа третьего поразр дного узла сравнени , который соединен с первым информационным входом блока анализа, причем в J-M поразр дном узле сравне НИН первый вход первого элемента И- НЕ  вл ющийс  первым информационным входом поразр дного узла сравнени , соединен с первым входом элемента ИЛИ-НЕ, второй вход которого,  вл ющийс  входом переноса поразр дного узда сравнени , соединен с вторым входом первого элемента И-НЕ, выход которого соединен с первым входом . второго элемента И-НЕ, второй вход которогр соединен с выходом элемента ИЛИ, первьш вход которого .соединен с выходом элемента ИЛИ-НЕ, второй вход элемента ИЛИ вторым информационным входом узла поразр дного сравнени , выходом переноса которого  вл етс  выход второго элемента И-НЕ.The second and third information inputs of each analysis block are connected to the second inputs of the first, second and third elements AND of the code generation unit in each analysis block, respectively; the second information input of the j-ro bit comparison node is connected to (j + l) -M information input of the block analysis, except for the second information input of the third bit comparison node, which is connected to the first information input of the analysis unit, and in JM the bit input of the comparison node NIN the first input of the first AND element is NOT the first information The memory input of the bit comparison node is connected to the first input of the OR-NOT element, the second input of which, which is the transfer input of the bit comparison node, is connected to the second input of the first AND-NE element whose output is connected to the first input. the second element is NAND, the second input is connected to the output of the element OR, the first input of which is connected to the output of the element OR NOT, the second input of the element OR the second information input of the one-way comparison, the output of which is the output of the second element AND NONE . 2. Устройство по П.1, о т л и - чающеес  тем, что дешифратор содержит первый, второй и третий элементы НЕ, элемент И, первый, второй и третий узлы формировани , каж- дьш из которых включает первый, второй , третий и четвертый элементы И и элемент ИЛИ, выход которого  вл етс  соответствзгющим выходом дешифратора , причем первьй управл ющий вход дешифратора соединен с первьми входами первых элементов И узлов формировани  результата, первые входы вторых элементов И которых соединены с вторым управл ющим входом дешифратора , третий управл ющий вход которого соединен с первыми входами третьего и четвертого элементов И узлов формировани  результата, вторые входы первого и третьего элементов И первого узла формировани  результата , второго и четвертого элементов И второго узла формировани 2. The device according to claim 1, about tl and - that the decoder contains the first, second and third elements NOT, the element I, the first, second and third nodes of the formation, each of which includes the first, second, third and the fourth AND elements and the OR, whose output is the corresponding output of the decoder, the first control input of the decoder is connected to the first inputs of the first elements AND the result setting nodes, the first inputs of the second elements AND of which are connected to the second control input of the decoder, the third control input d is connected to the first inputs of the third and fourth members and the result forming units, the second inputs of the first and third elements of the first node and generating a result, the second and fourth elements and forming a second node 10ten 1515 2020 2525 30thirty 3535 4040 4545 5050 5555 результата и четвертого элемента И третьего узла формировани  результата соединены с первым входом элемента И и с первым информационным входом дешифратора, через первый элемент НЕ соединены с вторыми входами второго и четвертого элементов И первого узла формировани  результата , первого и третьего элементов И второго узла формировани  результата и третьего элемент а И третьего узла формировани  результата, второй информационный вход дешифратора соединен с вторыми входами элемента И и второго элемента И третьего узла формировани  результата и с третьими входами четвертого элемента И первого узла формировани  результата, первого и четвертого элементов И второго узла формировани  результата и третьего элемента И третьего узла формировани  результата, и через второй элемент НЕ с третьими входами третьего элемента И первого узла формировани  результата, второго и третьего элементов И второго узла формировани  результата, четвертого элемента И третьего узла формировани  результата и вторым входом первого элемента И третьего узла формировани  результата, третий информационный вход дешифратор а соединен с третьими входами элемента И, второго элемента И первого узла формировани  результата, первого элемента И третьего узла формировани  результата , с четвертыми входами третьих элементов И первого, второго и третьего узлов формировани  результата, и через третий элемент НЕ с третьими входами первого элемента И первого узла формировани  результата второго элемента И третьего узла формировани  результата и с четвертыми входами четвертых элементов И первого , второго и третьего узлов формировани  результата, выходы каждого элемента И узла формировани  результата соединены с соответствующими входами элемента ИЛИ этого же узла формировани  результата, а выход элемента И дещифратора соединен с п тым входом элемента ИЛИ третьего узла формировани  результата и  вл етс  четвертым выходом дешифратора.the result and the fourth element And the third node forming the result is connected to the first input of the element And and the first information input of the decoder, through the first element is NOT connected to the second inputs of the second and fourth elements And the first node forming the result, the first and third elements And the second node forming the result and The third element a AND the third node forming the result, the second information input of the decoder is connected to the second inputs of the element And the second element And the third node forming result and with the third inputs of the fourth element AND the first node forming the result, the first and fourth elements AND the second node forming the result and the third element AND the third node forming the result, and through the second element NOT with the third inputs of the third element AND the first node forming the result, the second and third elements AND the second node forming the result, the fourth element AND the third node forming the result and the second input of the first element AND the third node forming the result, the third information input decoder a is connected to the third inputs of the element And the second element And the first node forming the result, the first element And the third node forming the result, with the fourth inputs of the third element And the first, second and third nodes forming the result, and through the third element NOT with the third inputs The first element And the first node forming the result of the second element And the third node forming the result and with the fourth inputs of the fourth elements And the first, second and third nodes forming The result, the outputs of each element AND the result generation node are connected to the corresponding inputs of the OR element of the same result formation node, and the output of the AND descriptor element is connected to the fifth input of the OR element of the third result formation node and is the fourth output of the decoder. Таблица 1Table 1 Т а б л и ц а 2Table 2 иг, Zu, z // 11eleven Фиг.ЗFig.Z
SU864136271A 1986-10-17 1986-10-17 Device for comparing numbers SU1383335A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864136271A SU1383335A1 (en) 1986-10-17 1986-10-17 Device for comparing numbers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864136271A SU1383335A1 (en) 1986-10-17 1986-10-17 Device for comparing numbers

Publications (1)

Publication Number Publication Date
SU1383335A1 true SU1383335A1 (en) 1988-03-23

Family

ID=21263455

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864136271A SU1383335A1 (en) 1986-10-17 1986-10-17 Device for comparing numbers

Country Status (1)

Country Link
SU (1) SU1383335A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 809163, кл. G 06 F 7/04, 1977. Авторское свидетельство СССР № 949651, кл. G 06. F 7/04, 1980. *

Similar Documents

Publication Publication Date Title
EP0051920A2 (en) Memory arrangement with means for interfacing a central processing unit
EP0694237B1 (en) Data transfer system
EP0493835B1 (en) An arithmetic operation unit having bit inversion function
US5285409A (en) Serial input/output memory with a high speed test device
US4243976A (en) Ternary to binary converter
US4570215A (en) Input/output device for programmable controller
US4972380A (en) Decoding circuit for functional block
SU1383335A1 (en) Device for comparing numbers
US4672647A (en) Serial data transfer circuits for delayed output
US4754434A (en) Switching plane redundancy
KR100800487B1 (en) Method of data coding in initial action and semiconductor memory device using the method
US4584567A (en) Digital code detector circuits
US4747106A (en) Parity checker circuit
US5266918A (en) Serial comparator
JPH039498B2 (en)
US4788567A (en) Output information system for an interchangeable lens
SU486483A1 (en) Input device and encoding information
SU388265A1 (en) DEVICE FOR FORMING THE REMAINING UNDER THE MODULE THREE
US6667646B2 (en) Small-sized digital generator producing clock signals
SU1075313A1 (en) Device for detecting and correcting single errors
SU920736A2 (en) Combination scanning device
SU543192A1 (en) Device for transmitting digital signals
SU474807A1 (en) Priority device
SU1741271A2 (en) Code converter
SU1012239A1 (en) Number ordering device