SU1029422A1

SU1029422A1 - Receiving code-interval device

Info

Publication number: SU1029422A1
Application number: SU813360855A
Authority: SU
Inventors: Алексей Андреевич Горяйнов; Валерий Николаевич Киселев; Александр Викторович Макаров; Евгений Васильевич Резепов; Вячеслав Федорович Хохлов; Василий Александрович Рябиченко
Original assignee: Серпуховское Высшее Военное Командное Училище Им.Ленинского Комсомола
Priority date: 1981-12-04
Filing date: 1981-12-04
Publication date: 1983-07-15

Abstract

ПРИЕМНОЕ ИНТЕРВАЛЬНОКОДОВОЕ УСТРОЙСТВО, содержащее дешифратор, .входной согласующий блок, выход которого соединен с первым входом блока управлени , второй вход которого соединен с первым выходом двоичного счетчика , второй выход которого соединен с первым входом буферного регистра, второй вход которого соединен с первым выходом блока управлени , второй выход которого соединен с входом двоичного счетчика, и генератор тактовых импульсов, выход которого соединен с третьим входом блока управлени , отличающеес тем, что, с целью повышени быстродействи , введены блок сравнени кодовых комбинаций, решающий блок и дешифратор пол рности, первый выход которого соединен с первым входом решающего блока, второй вход которого соединен с первым входом дешифратора пол рности и с первым выходом двоичного счетчика, второй выход которого соединен с первым входом блока сравнени кодовых комбинаций, второй вход которого соединен с выходом буферного регистра, третий вход которого соединен с выходом дешифратора, вход которого соединен с выходом решающего блока, который соединен с блоком сравнени кодовых комбинаций, причем блок управлени соединен с дещифратором пол рности , второй вход которого соединен S с четвертым входом буферного регистра, третий выход дешифратора пол рности со (Л единен с входом генератора тактовых импульсов , а выход входного согласующего блока соединен с вторым входом дешифратора пол рности.A RECEIVING INTERVAL CODE DEVICE containing a decoder, an input matching unit, the output of which is connected to the first input of the control unit, the second input of which is connected to the first output of the binary counter, the second output of which is connected to the first output of the buffer register, the second input of which is connected to the first output of the control unit The second output of which is connected to the input of the binary counter, and the clock pulse generator, the output of which is connected to the third input of the control unit, characterized in that, in order to increase For speed, a code combination comparison block, a decision block and a polarity decoder are introduced, the first output of which is connected to the first input of the decision block, the second input of which is connected to the first input of the polarity decoder and the first output of a binary counter, the second output of which is connected to the first input code comparison block, the second input of which is connected to the output of the buffer register, the third input of which is connected to the output of the decoder, the input of which is connected to the output of the decision block, which is connected It is connected to a code combination comparison unit, the control unit is connected to a polarity decryptor, the second input of which is connected to the fourth input of the buffer register, the third output of the polarity decoder co (L is unified to the input of the clock generator, and the output of the input matching unit is connected to the second the input of the polarity decoder.

Description

ьоyo

to to

tsD Изобретение относитс к технике св зи и может быть использовано в телемеханических системах и системах цифровой автоматики . Известно приемное согласующее устройство , содержащее дешифратор, входной согласующий блок, выход которого соединен с первым входом блока управлени , второй вход которого соединен с первым выходом двоичного счетчика, второй выход которого соединен с первым входом буферного регистра , второй вход которого соединен с первым выходом блока управлени , второй выход которого соединен с входом двоичного счетчика, и генератор тактовых импульсов , выход которого соединен с третьим входом блока управлени 1. Однако известное устройство обладает низким быстродействием. Цель изобретени - повышение быстродействи . Поставленна цель достигаетс тем, что в приемное интервально-кодовое устройство, содержащее дешифратор, входной согласующий блок, выход которого соединен с первым входом блока управлени , второй вход которого соединен с первым выходом двоичного счетчика, второй выход которого соединен с первым входом буферного регистра , второй вход которого соединен с первым выходом блока управлени , второй выход которого соединен с входом двоичного счетчика, и генератор тактовых импульсов, выход которого соединен с третьим входом блока управлени , введены блок сравнени кодовых комбинаций, рещающий блок и дешифратор пол рности, первый выход которого соединен с первым входом решающего блока, второй вход которого соединен с первым входом дешифратора пол рности и с первым выходом двоичного счетчика, второй выход которого соединен с первым входом блока сравнени кодовых комбинаций , второй вход которого соединен с выходом буферного регистра, третий вход которого соединен с выходом дещифратора, вход которого соединен с выходом решающего блока, который соединен с блоком сравнени кодовых комбинаций, причем блок управлени соединен с дешифратором пол рности , второй выход которого соединен с четвертым входом буферного регистра, третий выход дешифратора пол рности соединен с входом генератора тактовых импульсов, а выход входного согласующего блока соединен с вторым входом дешифратора пол рности . На чертеже изображена структурна электрическа схема предлагаемого устройтва . Устройство содержит входной согласующий блок 1, блок 2 управлени , двоичный счетчик 3, буферный регистр 4, дешифратор 5, генератор 6 тактовых импульсов, дешифратор 7 пол рности, решающий блок 8, блок 9 сравнени кодовых комбинаций. Устройство работает следующим образом. При поступлении первой посылки входной согласующий блок 1 выдает в дешифратор 7 пол рности сигнал о пол рности поступивщей посылки, который запоминаетс и запрещает прохождение других сигналов от входного согласующего блока 1 (кроме сигнала о поступлении последней посылки ). По сигналу о поступлении первой посылки дешифратор 7 пол рности запускает генератор б тактовых импульсов и выдает сигнал в блок 2 управлени , который задерживаетс на один такт импульса от генератора 6 тактовых импульсов, поступающий на его третий вход. При поступлении второй посылки входной согласующий блок 1 выдает в блок 2 управлени сигнал о пол рности посылки, который запоминаетс , запрещает поступление сигнала о поступлении третьей посылки той же пол рности дл считывани информации с выходов двоичного счетчика 3, открывает выходы двоичного счетчика 3 и входы буферного регистра 4 и готовит цепь выдачи сигнала управлени на открытие выходов буферного регистра 4 и включение блока 9 сравнени кодовых комбинаций. Если втора посылка поступила положительной пол рности , то блок 2 управлени открывает пр мые выходы двоичного счетчика 3, а если отрицательна , то инверсные, при этом кодова комбинаци записываетс в буферный регистр 4. При поступлении третьей посылки входной согласующий блок 1 выдает в блок 2 управлени сигнал о пол рности посылки, который, если пол рность третьей посылки противоположна второй, запоминаетс , поступает на открытие выходов двоичного счетчика 3 и запрещает прохождение любых других посылок, в том числе и ложных, на открытие информационных выходов двоичного счетчика 3. Если посылка положительна , то открываютс пр мые выходы двоичного счетчика 3, а если отрицательна , то инверсные, и кодова комбинаци поступает на вход блока 9 сравнени кодовых комбинаций. Кроме того, по сигналу о третьей посылке блок 2 управлени открывает выходы буферного регистра 4 и подает сигнал на включение блока 9 сравнени кодовых комбинаций . Если кодовые комбинации с выходов двоичного счетчика 3 и буферного регистра 4 поразр дно совпадают, то блок 9 сравнени кодовых комбинаций выдает сигнал в рещающий блок 8, который в нем запоминаетс . При поступлении четвертой посылки входной согласующий блок 1 выдает сигнал о пол рности посылки, который поступаетtsD The invention relates to communication technology and can be used in telemechanical systems and digital automation systems. A receiving matching device is known that contains a decoder, an input matching unit whose output is connected to the first input of the control unit, the second input of which is connected to the first output of a binary counter, the second output of which is connected to the first input of the buffer register, the second input of which is connected to the first output of the control unit , the second output of which is connected to the input of the binary counter, and the clock pulse generator, the output of which is connected to the third input of the control unit 1. However, the known device has low speed. The purpose of the invention is to increase speed. The goal is achieved by the fact that the receiving interval-code device containing the decoder, the input matching unit, the output of which is connected to the first input of the control unit, the second input of which is connected to the first output of the binary counter, the second output of which is connected to the first input of the buffer register the input of which is connected to the first output of the control unit, the second output of which is connected to the input of the binary counter, and a clock generator, the output of which is connected to the third input of the control unit, A code comparison comparison block, a decision block and a polarity decoder are entered, the first output of which is connected to the first input of the decision block, the second input of which is connected to the first input of the polarity decoder and the first output of the binary counter, the second output of which is connected to the first input of the code comparison block combinations, the second input of which is connected to the output of the buffer register, the third input of which is connected to the output of the decipher, the input of which is connected to the output of the decision block, which is connected to the comparison block pa combinations, wherein the control unit is connected to a decoder polarity, a second output connected to a fourth input of the buffer register, the third output polarity decoder connected to the input of the clock, and the output of the input matching block connected to the second input of decoder polarity. The drawing shows a structural electrical circuit of the proposed device. The device contains an input matching unit 1, a control unit 2, a binary counter 3, a buffer register 4, a decoder 5, a clock generator 6, a polar decoder 7, a decisive unit 8, a code combination comparison unit 9. The device works as follows. When the first parcel arrives, the input matching unit 1 outputs to the polarity decoder 7 a polarity signal of the incoming parcel, which is memorized and prohibits the passage of other signals from the input matching unit 1 (except the signal for the arrival of the last parcel). On a signal on the arrival of the first parcel, the decoder 7 polarity starts the clock pulse generator b and issues a signal to the control unit 2, which is delayed by one clock pulse from the clock pulse generator 6 arriving at its third input. When the second parcel arrives, the input matching unit 1 issues a parity polarity signal to the control unit 2, which prevents the receipt of the third parcel signal of the same polarity to read information from the outputs of binary counter 3, opens the outputs of binary counter 3 and the inputs of the buffer register 4 and prepares a circuit for issuing a control signal for opening the outputs of buffer register 4 and switching on block 9 for comparing code combinations. If the second parcel arrived in positive polarity, then control block 2 opens the direct outputs of binary counter 3, and if it is negative, then inverse, and the code combination is written to the buffer register 4. When the third parcel arrives, the input matching block 1 outputs to control block 2 the signal about the polarity of the parcel, which, if the polarity of the third parcel is opposite to the second, is remembered, arrives at the opening of the outputs of the binary counter 3 and prohibits the passage of any other parcels, including false ones, to the open e information outputs of the binary counter 3. If the parcel is positive, then outputs are opened straight binary counter 3, and if negative, then inverted, and a codeword is input to the comparison unit 9 codewords. In addition, on the third parcel signal, the control unit 2 opens the outputs of the buffer register 4 and sends a signal to turn on the code combination comparison unit 9. If the code combinations from the outputs of the binary counter 3 and the buffer register 4 are bit-matched, the code combination comparison unit 9 outputs a signal to the decisive block 8, which is stored in it. Upon receipt of the fourth parcel, the input matching unit 1 generates a signal about the polarity of the parcel, which is received

в дешифратор 7 пол рности. Если пол рность четвертой посылки противоположна первой и она поступила одновременно с импульсом переполнени двоичного счетчика 3, то дешифратор 7 пол рности записывает в старший разр д буферного регистра «1, если перва посылка положительна, а последн отрицательна, то записывает «О и выдает сигнал в решаюш,ий блок 8. При этом решаюш ий блок 8 при наличии разрешаюшего сигнала выдает сигнал на вход дешифратора 5.into the decoder 7 polarity. If the polarity of the fourth premise is opposite to the first one and it arrived simultaneously with the binary counter 3 overflow pulse, then the polarity decoder 7 writes the "1" into the most significant bit of the buffer register, if the first one is positive, and the last is negative, then deciding block 8. At the same time deciding block 8, in the presence of a resolving signal, outputs a signal to the input of the decoder 5.

Кроме того, импульс переполнени двоичного счетчика 3 поступает в блок 2 управлени , где задерживаетс на врем , необходимое дл считывани информации с дешифратора 5. Задержанный сигнал сбрасывает элементы пам ти приемного устройства в исходное состо ние.In addition, the binary counter 3 overflow pulse enters control unit 2, where it is delayed by the time required to read information from the decoder 5. The delayed signal resets the memory elements of the receiving device to the initial state.

В предлагаемом устройстве по,сравнению с известным повышение быстродействи достигнуто за счет выделени из принимаемого сигнала дополнительной информации,, заложенной в признаки пол рности посылок.In the proposed device, in comparison with the known increase in speed, is achieved by extracting additional information from the received signal, embedded in the polarity of the parcels.

Claims

A RECEIVING INTERVAL CODE DEVICE containing a decoder, an input matching unit, the output of which is connected to the first input of the control unit, the second input of which is connected to the first output of the binary counter, the second output of which is connected to the first input of the buffer register, the second input of which is connected to the first output of the control unit, the second output of which is connected to the input of the binary counter, and a clock generator, the output of which is connected to the third input of the control unit, characterized in that, in order to increase In order to avoid this problem, a code combination comparison unit, a decoding unit and a polarity decoder, the first output of which is connected to the first input of the decoding unit, the second input of which is connected to the first input of the polarity decoder and the first output of the binary counter, the second output of which is connected to the first input of the code comparison unit, are introduced combinations, the second input of which is connected to the output of the buffer register, the third input of which is connected to the output of the decoder, the input of which is connected to the output of the decision block, which is connected to the block comparing code combinations, the control unit being connected to a polarity decoder, the second input of which is connected to the fourth input of the buffer register, the third output of the polarity decoder is connected to the input of the clock generator, and the output of the input matching unit is connected to the second input of the polarity decoder.

SU .... 1029422>