Наиболее близким к предлагаемому по технической сущности вл етс устройство дл управлени пам тью, содержащее блок пам ти типа ЗББРИ и БПП, выходы которых через первый и второй элементы И подключены к входам блока вывода. Втортле входы nepBOij o и второго элемента И соединены соответственно с выходами третьего и четвертого .элемента И, входы ноторых соединены с выходами триггера, управл ющий вход котор1 го подключен к выходу одноразр дного блока пам ти (ОБП), первые входы блока пам ти, ОБП и БПП объединены и соединены с выходом первого блока формировани адреса, вторые входы ОБП и блока пам ти объединены и подключены к выходу бпока сравнени , входы блока сравнени св заны с выходом регистра и вт1 рого блока формировани адреса. Известное устройство за счет введени первого, второго, третьего элементов И, триггера, элемента адержки и дополнительного ОБП обеспечивает точность . замещени до адреса 21 Недостатком устройства вл етс введение дополрттельного ОБП, что равнозначно расширению разр дной сетки основного блока пам ти. Размер разр дной сетка блока пам ти как правило, совпадает с размером разр дной сетки ВПП и увеличение его в некоторых случа х невозможно. Цель изобретени - упрощение устрой ства. Поставленна цель достигаетс тем, i что в устройство дл управлени обращением к пам ти при отладке программ, содержащее блок оперативной пам ти, блок посто нной пам ти, первый и второй блоки элементов И, элемент ИЛИ, причем адресные входы устройства соединены с адресными входами блоков оператив ной и посто нной пам ти, вход обращени за командой соединен с входами опроса блоков оперативной и посто нной пам ти, информационный вход устройства соединен с информационным входом блока оперативной пам ти, информационные выходы разр дов блоков оперативной и посто нной пам ти соединены с первыми входами соответственно первого и второго бло ков элементов И, выходы первого и второго блоков элементов И соединены ct ответственно с первым и вторым входами элемента ИЛИ, выход которого вл ет с выходом устройства, выход контроль ных разр дов блока посто нной пам ти соединен с вторым входом первого блока элементов И, введены блок сравнени контрольных разр дов и блок восстановлени контрольных разр дов, причем выходы контрольных разр дов блоков oneративной и посто нной пам ти соединены соответственно с первым и вторым входами блока сравнени контрольных разр дов , первый и второй выходы которого соединены соответственно с третьим входом первого блока элементов И и вторым входом второго блока элементов И, инфо мационный выход блока оперативной пам ти соединен с входом блока восстановленв контрольных разр дов, выход которого соединен с третьим входом вто рого бпока элементов И. KptMvie того, блок восстановлени конрольных разр дов содержит узел сверти по контрольному модулю и регистр онтрольных кодов, причем вход блока соединен с входом узла свертки по контольному модулю, выход которого соеинен с входом регистра контрольных кодов , выход которого вл етс выходом блока. На чертеже представлена блок-схема устройства дл управлени обращением к пам ти при отладке программ. Устройство содержит блок 1 оперативной пам ти, блок 2 посто нной пам ти, первые входы которых объединены и подключены к адресным входам 3 устройсрва , вход 4 обращени к устройству за командой подключен к входу обращени блоков 1 и 2 пам ти, третий вход блока 1 подключен к входу 5 ввода информации. Первый выход блока .2 и первый выход блока 1 подключены соответственно к первому входу первого блока 6 элементов И и первому входу второго блока 7 элементов И, второй выход блока 2 соединен с втортм входом блока 6 элементов И и первым входом блока 8сравнени контрольных разр дов. Второй вход блока 8 соединен с вторым выходом блока 1 пам ти. Первый и второй выходы блока 8 соединенны соответственно с третьим входом блока 6 элементов И и вторым входом блока 7 элементов И. Первый выход блока 1 соединен с входом блока 9 восстановлени контроль ных разр дов, выход которого подключен к третьему входу блока 7. Выходы первого и второго блоков 6 и 7 элементов И соединены соответственно с первым и вторым входами элеме та ИЛИ 10, выход которого соединен с выходом 11 устройства. Блок 9 вос становлени контрольных разр дов содержит узел 12 свертки по контрольному модулю , вход которой вл етс входом блока 9, выход узла 12 свертки подключен к регистру 13 контрольных кодов, выход которого вл етс выходом блока 9. Блок 6 элементов И содержит две группы элементов И 14 и 15, блок 7 элементов И - две группы элементов И 16 и 17. Первый вход элементов И группы 14 и первый вход элементов И группы 16 ЯВЛЯЮТСЯ соответственно первыми входами блока 6 и 7 элементов И. Первый виоа элементов И грутшы 15 и первый / вход элементов И группы 17 вл етс соответственно вторым входом блока 6 элементов.И и третьим входом блока 7 элементов И. Вторые входы элементов И групп 14 и 15 объединены и подключены к третьему входу блока 6. Вторые входы скем И групп 16 и 17 подключены к второму входу блока 7. Входы элементов И групп 14 в 15 блока 6 и элементов И групп 16 и 17 блока 7 вл ютс выхо дами блоков 6 и 7 соответственно. Первый и второй входы элементов ИЛ Ю соединены соответственно с выходами блоков 6 и 7, выход элемента ИЛИ 10 вл етс выходом блока. Устройство работает следующим обра- зом. Через информационный вход 5 устройства на вход 3 блока 1 оперативной пам ти поступают информационные слова совместно с контрольными разр дами. При совместном включении блока 2 н блока 1 на фоне массива отлаженной информации , зафик ;ированной в блоке 2, возникает необходимость внесени одиночных корректур. На второй вход блоков 2 и 1 по шинам 3 поступают адреса чеек. При нали чии на входе 4 сигнала опроса информаци но одноименным адресам в виде параллельных кодов считываетс с .выходов блоков 2 и 1. С первого выхода блоков 2 и 1 информаци поступает на первые входы соответственно блоков 6 и 7, а с первого выхода блока 1 и на вход блока 9. С второго выхода блока 2 и блока 1 информаци поступает соответственно на первый и второй вход блока 8 сравнени контрольных разр дов, а с второго выхода блока 2 и на второй вход блока 6 При совпадении значений контрольных разр дов в блоке 8 на первом и втором его входах формируютс соответственно разрешающие сигналы, поступающие на третий вход блока 6 и второй вход блок 7. В результате на первый вход блока 10 и далее на выход шины 11 проходит код команды, считанной из блока 2. При необходимости проведени одиночНОЙ корректуры, т.е. изменени информации по одному КЗ адресов, организуетс считывание и выборка информации из бл1 ка 1. Дл этого в блоке 1 пам ти по адресу внесени корректуры нарушаетс значение контрольных разр дов (или раар да ). При поступлении сигнала опроса с входа 4 значени контрольных разр дов , считываемых по адресу корректуры с вторых выходов блока 2 и блока 1 пам ти на входы блока 8, не совпадают. В результате этого ва первс и выходах блока 8 формируютс cooiw ветственно запрещающий и разрепающий сигналы, поступающие соответственно на третий вход блока 6 И второй вход блока 7. При этом запрещаетс прохождение информации с блока 2 через блок 6 на блок 10 и разрешаетс прохождение иви формации с блока 1 через блок 7 на блок Ю и далее на выход 11. Нарушенные значени контрольных разр дов восстанавливаютс в блоке 9 с помощью схемы 12 свертки по контрольному модулю, на вход которой поступают разр ды информационной части блока 1. Результат свертки через регистр 13 поступает на второй вход блока 7 и далее через блок 1О на выход 11. При необходимости корректуры массива нарушаютс значени контрольных разр дов в блоке 1 пам ти по адресам массива. При этом производитс считывание информации по адресам массива на выход 11 с блока 1 с одновременным восстановлением значений нарушенных контрольных разр дов. По сравнению с прототипом предлагаемое устройство значительно упрощает проведение корректировки содержимого чейки пам ти при отладке программ. Это обеспечиваетс как без увеличени разр дной сетки блока пам ти, так и без введени дополнительного блока пам ти, что значительно упрощает устройство. Формула изобретени 1. Устройство дл управлени o6paat нием к пам ти при отладке программ, содержащее блок оперативной пам ти, блок посто нной пам ти, первый и второй блоки элементов И, элемент ИЛИ, причем адресные входы устройства С9единены с адресными входами блоков оперативной и посто нной пам ти, вход обращени за квмандой соединен с входами опроса блоков оперативной и посто нной пам ти, информационный вход устройства соединен с информационным входом блока оперативной пам ти, информационные выходы разр дов блоков оперативной и посто нной пам ти соединены с первыми входами соответственно первого и второго блоков aneMeHtoB И, выход контрольных разр дов блока посто нной пам ти соединен с вторым входом первого блока элементов И, выходы первого н второго блоков элементов И соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого вл етс выходом устройства, отличающеес тем, что, с целью упрощени , в устройство введены блок сравнени контрольных разр дов и блок восстановлени контрольных разр дов, причем выходы контрольных разр дов блоков оперативной и посто нной пам ти соединены соответственно с первым и вторым входами блока сравнени контрольных разр дов, первый и второй выходы которого соединены соо ветственно с третьим входом первого блока элементов И н вторым входом вто рого блока элемента И, инфо{л 1ационный выход блока оперативной пам ти соединен с входом блока восстановлени контрольных разр дов, выход которого соединен с третьим входом второго блока влемеви тов И. 2. Устройство поп.1,отличаю щ е е с г&л, что, блок восстано&лени контрольных разр дов содержит узел свертки по контрольному модулю и регистр контрольных кодов,причем вход блока восстановлени контрольных разр дов со&динен с входом узла свертки по контрольному модулю, выход которого соединен с входом регистра контрольных кодов, выход которого вл етс выходом блока восстановлени контрольных разр дов. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 489107, кл. G 06 F 11/ОО, 1972.