SU1348913A1 - Запоминающее устройство с обнаружением ошибок - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в цифровых вычислительных машинах и устройствах. Цель изобретени  - повьппение надежности работи. Запоминающее устройство содержит блок 1 пам ти, блок 2 кодировани , блок 3 управлени  режимом, регистр 4, блок 5 обнаружени  ошибок, коммутатор 6, две группы элементов И 7, 8, селекторы 9, 10, блок 11 управлени  считьшаниеь:-записью. Устройство формирует контрольные коды дл  любого формата поступающей информации , причем производ тс  контроль вновь поступающей информации вместе с ранее записанной, что улучшает качество контрол  1П фор 5Лции в блоке пам ти. Кроме того, обеспечена воз- можность работы как с полноразр5щны- ми двухбайтовыми словами, так и с отдельными четйыми ч чгчетчычп байтами с автоматичес i (,...р,-;,-.рС оакием слов и контрольных ьолс. . в блоке пам ти и распределением o. L/ oi но словам . 3 ИГ: . S 00 4 00 СО Выходное I ИРГИ Л-:

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано в цифровых вычислительных машинах и устройствах.

Цель изобретени  - повышение надежности устройства.

На фиг.1 представлена функциональна  схема запоминающего устройства; на фиг, 2 и фиг, 3 - примеры выпол- нени  функциональных схем блока управлени  режимом и блока управлени  считьтанием-записью соответственно.

Запоминающее устройство содержит (фиг,1) блок 1 пам ти, блок 2 кодиро вани , блок 3 управлени  режимом,регистр 4, блок 5 обнаружени  ошибок, коммутатор 6, первую группу элементов И 7, вторую группу элементов И 8 первый селектор 9, второй селектор 10, блок II управлени  считыванием- записью,

Блок 3. содержит (фиг,2) первый триггер 12, второй триггер 13 и третий триггер 14,

Блок II содержит (фиг,3) первый триггер 15, второй триггер 16, четыре элемента И 17-20 и два элемента ИЛИ 21 и 22.

Устройство работает следующим образом.

Перед началом работы в устройство поступает сигнал Установка О, который устанавливает все элементы и блоки в исходное состо ние.

В режиме записи и считывани  полных двухбайтовых слов устройство работает следующим образом,

В режиме записи на элемент И 17 блока 11 поступают сигналы Запись и Обращение, которые устанавливают триггер 12 в состо ние 1. На коммутатор 6 с информационных входов устройства подаетс  код записываемого слова, который через селекторы 9 и 10 передаетс  на запись в блок 1 и на блок 2 дл  формировани  контрольных разр дов слова. С блока 2 контрольные разр ды также передаютс  в блок 1 дл  записи вместе с пос- тупившим словом. Управл ет записью полного слова триггер 12 блока 3, на который при этом поступает управл ющий сигнал, устанавливающий его в состо ние 1,

В режиме считывани  информации на элемент И 18 блока И подаетс  управл ющий потенциал Считывание, и сигнал Обращение через элемент

132

И 18, элемент ИЛИ 22 запускает блок 1. Из блока 1 в регистр 4 счи- тьшаетс  полноразр дное слово вместе с контрольными разр дами. Это слово передаетс  на информационные выходы устройства и вместе с контрольными разр дами на блок 5, где осуществл етс  контроль и коррекци  счи тьшаемой информации. При обнаружении некорректируемой ощибки в блоке 5 формируетс  сигнал Ошибка, сигнализирующий процессору (не показан) о наличии неисправности в запоминающем устройстве. При обнаружении коррек - тируемой ошибки блок 5 исправл ет в необходимом пор дке информацию, и на информационные выходы выдаетс  правильный код.

Рассмотрим работу устройства при обработке неполных слов (отдельно четных и начетных байтов). При этом хранение информации в блоке 1 осуществл етс  все равно полньми двухбайтовыми словами. При работе с четными байтами сигналом с входа Четный байт устанавливаетс  в состо ние J триггер 13 блока 3. Сигнал разрешени  с этого триггера отк- рьшает элементы И 8 и управл ет работой селектора 9.

В режиме записи сигналами с входов Запись и Обращение через элемент И 17 устанавливаетс  в состо ние 1 триггер 15 блока 11, разреша  тем самым запись информации в блок 1. Сигналом с триггера 13 блока 3 через элемент ИЛИ 21 и элемент И 19 блока II устанавливаетс  в состо ние I триггер 16, который отк- рьшает элементы И 8 и через элемент И 20 и элемент ИЛИ 22 блока 11 производит считьюание уже записанного в блок 1 четного байта, который с регистра 4 подаетс  через элементы И 8 и селектор 10 на запись в блок 1 одновременно с четным байтом, который передаетс  на блок 1. с информа-. ционных входов устройства через коммутатор 6 и селектор 9. Одновременно в блоке 2 формируютс  контрольные разр ды полного слова (вновь поступившего четного байта и записанного ранее нечетного байта, которые также записьшаютс  в блок 1).

Аналогично производитс  запись нечетного байта и формирование контрольных разр дов дл  всего слова.

в устройстве имеетс  возможность подачи байтов только по информационным входам устройства. Попеременное срабатьшание триггеров 13 и 14 блока 3 позвол ет записьшать через входы селекторов 9 и 10 четные и нечетные байты на требуемые места в полноразр дной  чейке блока 1 с формированием контрольных разр дов в блоке 2 дл  всего полноразр дного слова .

Claims (1)

1. Формула изобретени  Запоминающее устройство с обнаружением ошибок, содержащее блок пам ти , блок кодировани , регистр,блок обнаружени  ошибок и коммутатор,причем входы контрольных разр дов блока пам ти подключены к выходам кодировани , выходы блока пам ти соединены с входами регистра, выходы которого  вл ютс  информационными выходами устройства и соединены с входами блока обнаружени  ошибок, первый выход которого  вл етс  выходом Ошибка устройства, второй выход блока обнаружени  ошибок подключен к управл ющему входу регистра, вход установки в О которого  вл етс  установочным входом устройства, информационные входы коммутатора  вл ютс  информационными входами ства, адресный вход блока пам ти  вл етс  адресным входом устройства, отличающеес  тем, что, с целью повьшени  надежности устройства , в него введены первый и второй селекторы, перва  и втора  группы элементов И, блок управлени  режимом и блок управлени  считьшанием-за- писью, причем входы установки в О блока управлени  режимом и блока управлени  считьюанием-записью подключены к установочному входу устройства , входы разрешени  считывани -записи четного байта, нечетного байта и двухбайтового слова блока управ489134

   лени  режимом  вл ютс  соответственно входом Четный байт, входом Нечетный байт и входом Двухбайтовое слово устройства, входы разрешени  записи, считывани  и обращени  блока управлени  считыванием-записью  вл ютс  соответственно входом Запись, Считывание и Обращение устройст10 ва, первый и второй выходы блока управлени  считыванием-записью соединены с входами считывани  и записи блока пам ти, входы информационных разр дов блока пам ти и входы блока

   IS кодировани  поразр дно объединены и подключены к соответствующим выходам первого и второго селекторов, первый информационный вход первого селектора и первый информационный

   20 вход второго селектора объединены и подключены к первому выходу коммутатора , второй информационный вход второго селектора соединен с вторым выходом коммутатора, третий выход

   25 блока управлени  считыванием-записью подключен к первым входам элементов И первой и второй групп, вторые входы которых соединены с выходами регистра , первый ВЫХОД блока управле30 НИН режимом подключен к управл ющему входу коммутатора, второй выход блока управлени  режимом соединен с третьими входами элементов И второй группы, управл ющими входами Четный

   2g байт первого и второго селекторов и входом Обращение к четкому байту блока управлени  счи .мванием-записью, третий выход блока управлени  режимом подключен к третьим входам эле40 ментов И первой группы, входам Нечетный байт первого и второго cei- лекторов и входу Обращение к нечетному байту блока управлени  считыванием-записью , второй информг.цион45 ный вход первого селектора и третий информационный вход второго селектора подключены к выходам элементов И соответственно первой и второй групп.

   Д6ух5айтовое слоёо

   Уст. „О

   Четный байт

   Нечетньш Ва

   wum

   иг.2

   Фиг.З

   Редактор Т.Лазоренко

   -Составитель В.Рудаков Техред М.Ходанич

   Заказ 5196/52Тираж 587Подписное

   ВНИ-ШН Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д.4/5

   Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна , 4

   12

   Вых. 1 ,

   (кблб)

   /J

   Вых. 2

   (к 6л.8.9, Ю, Л)

   1h

   Вых. 3

   (.

   Ю,11

   Корректор М.Демчик