SE521704C2 - Förfarande för att anordna koppling mellan olika skikt i ett kretskort samt kretskort - Google Patents

Förfarande för att anordna koppling mellan olika skikt i ett kretskort samt kretskort

Info

Publication number
SE521704C2
SE521704C2 SE9903923A SE9903923A SE521704C2 SE 521704 C2 SE521704 C2 SE 521704C2 SE 9903923 A SE9903923 A SE 9903923A SE 9903923 A SE9903923 A SE 9903923A SE 521704 C2 SE521704 C2 SE 521704C2
Authority
SE
Sweden
Prior art keywords
circuit board
layer
extension
layers
coupling element
Prior art date
Application number
SE9903923A
Other languages
English (en)
Other versions
SE9903923D0 (sv
SE9903923L (sv
Inventor
Leif Bergstedt
Per Ligander
Original Assignee
Ericsson Telefon Ab L M
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ericsson Telefon Ab L M filed Critical Ericsson Telefon Ab L M
Priority to SE9903923A priority Critical patent/SE521704C2/sv
Publication of SE9903923D0 publication Critical patent/SE9903923D0/sv
Priority to AU13212/01A priority patent/AU1321201A/en
Priority to PCT/SE2000/002103 priority patent/WO2001031983A1/en
Publication of SE9903923L publication Critical patent/SE9903923L/sv
Publication of SE521704C2 publication Critical patent/SE521704C2/sv

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Multi-Conductor Connections (AREA)

Description

20 25 30 . . - . .e 521 704 2 ledningsskiktet, i vilken den första ledningen är i huvudsak plan på kontakthålet och arean av genomföringshålet är mindre än den för kontakthålet.
WO 9 804 107 beskriver en metod för att tillverka förbindelser längs z-axeln mellan intilliggande kretsskikt med hjälp av elektriskt ledande spår i kretsar med flera skikt, innefattande att koppla ett ledande organ av ett deformerbart material till ett skikt i ett kretskort och deponera ett vidhäftande skikt över ett närliggande kretskortsskikt. De närliggande kretskortsskikten inrättas i förhållande till varandra, med det ledande organet i huvudsak i linje med de ledande spåren i de närliggande kretsskikten, och kretsskikten förs samman med hjälp av tryck på ett sådant sätt att det ledande organet tränger igenom det vidhäftande skiktet och deformerar detsamma tills det ”spricker”.
Sprickningen exponerar fräscht (icke oxiderat) material som kontaktar ett ledande spår, och sammanfo gar kretsskikten och skapar elektrisk koppling med låg resistans.
Häftmassan begränsar expansion av det deformerbara ledande organet, och reducerar potentiella kontakter med intilliggande ledande organ.
Sammanfattning Ett av ändamålen med den föreliggande uppfinningen är att minska eller eliminera ”fanout” runt kopplingarna till en komponent med kompakta kopplingstenninaler eller pitch, dvs. avgränsning mellan kopplingspunkterna.
Dessutom tillhandahåller den föreliggande uppfinningen kortare ledningsvägar, till exempel genom att minska antalet genomföringshål mellan komponenternas kopplingar, vilket ger upphov till mindre förluster och följaktligen till bättre prestanda.
Därför innefattar metoden för att ordna koppling mellan de olika skikten i ett kretskort försett med elektriska komponenter, med kopplingselement som åtminstone delvis sticker ut från det första täckande skiktet, att deponera en viss mängd av ett ledande material på åtminstone ett kopplingselement för att åstadkomma en förlängning av nämnda kopplingselement innan ett eventuellt andra täckande skikt ordnas. .ni i. 10 15 20 25 30 521 704 -, u. 3 Företrädesvis är nämnda kopplingselement en utbuktning. I ett utförande är nämnda täckande skikt ett dielektriskt skikt eller ett skikt av lack. Helst tillhandahålles nämnda förlängning genom plätering och genom toppeffekt.
Företrädesvis täcker nämnda andra skikt nämnda förlängning åtminstone delvis.
Nämnda andra skikt och nämnda åtminstone delvis täckta förlängning är försedda med ytterligare deponering av metall så att en ny förlängning bildas. Dessutom är nämnda första och andra skikt försedda med ledande mönster.
I ett utförande är nämnda elektriskt komponent inbäddad i kretskortet, medan nämnda elektriska komponent i ett annat utförande är monterad på ytan av kretskortet med kopplingsterminaler, och nämnda elektriska komponent placeras i mottagande genomföringar innan den stöttas och vänds upp och ner för att förses med nämnda ledande material.
Uppfinningen hänvisar även till ett kretskort försett med åtminstone en elektrisk komponent och som har förbindelse mellan olika skikt, där nämnda komponenter har kopplingselement som åtminstone delvis sticker ut från ett första täckande skikt. Det innefattar dessutom kopplingar mellan nämnda skikt innefattande en förlängning av nämnda kopplingselement, där nämnda förlängning bildas genom att deponera en viss mängd ledande material på åtminstone ett kopplingselement.
Kortfattad beskrivning av ritningarna I det följande kommer uppfinningen att beskrivas på ett icke begränsande sätt med hänvisning till de medföljande ritningarna i vilka: Fig. l är en schematisk vy från ovan av ett kretskort som framställts i enlighet med den föreliggande uppfinningen, Fig. 2-4 är tvärsnitt längs linjen A - A i Pig. l, vilka schematiskt illustrerar olika steg i framställningen av ett kretskort i enlighet med uppfinningen, och l0 l5 20 25 30 sß nu 521 704 .en »u 4 Fi g. 5 är ett schematiskt tvärsnitt av ett annat utförande av ett kretskort som framställts i enlighet med uppfinningen.
Detaljerad beskrivning av utförandena Den föreliggande uppfinningen hänför sig i första hand, men inte enbart, till inbäddade komponenter i ett kretskort som har en substratstruktur i flera skikt. Fi g. l ~ 4 illustrerar ett kretskort 10, som innefattar ett substrat 20 inklusive håligheter ll i vilka elektriska komponenter 12 är ordnade. De elektriska komponenterna kan vara aktiva eller passiva kretsar, såsom uppsättningar av IC kondensatorer eller resistorer etc. Kretskortet har flera skikt. Ledarna i olika skikt illustreras med olika linjetyper, vilka kommer att beskrivas närmare nedan.
Komponenterna 12 är ordnade med sina kontaktelement, eller med det kontaktelement som tillhandahålls med utbuktningen 13 som sträcker sig ut från håligheten ll. Denna sida av kretskoitet, dvs. sidan med exponerade utbuktningar kommer att kallas för kopplingssidan. Företrädesvis fixeras en komponent inuti håligheten, till exempel med hjälp av ett vidhäftande medel.
Enligt Fig. 2 beläggs både komponenterna och substratet, efter montering av komponenterna l2 i hålighetema ll i ett första steg åtminstone med ett skikt 14, till exempel av ett dielektriskt material, vilket endast lämnar utbuktningarnas 13 toppar fria.
Ett skikt l5 av ledande material, vilket bildar ett ledannönster, deponeras selektivt på det första dielektriska skiktet 14, till exempel genom plätering. Pläteringsmaterialet, vilket företrädesvis men inte nödvändigtvis är av koppar, appliceras selektivt i enlighet med ett kopplingsmönster. Pläteringen kan vara kemisk eller galvanisk plätering. Under pläteringsprocessen pläteras även de exponerade delama av utbuktningarna. På grund av sådan s.k. ”toppeffekt” tar utbuktningarna emot fler metallj oner per ytenhet, vilket leder till att mer metall deponeras och koncentreras på de icke-metalliska delama, till exempel det dielektriska skiktet. Deponeringen av metall på utbuktningarna bildar i huvudsak spetsiga punkter 16, så som visas i Fig. 3. 10 15 20 25 30 521 704 J, u.
Det är nu möjligt att bygga upp nya skikt ovanpå de på varandra följande skikten 14 och det ledande skiktet 15. Ett nytt skikt 17 av ett dielektriskt material eller ett skikt av lack kan appliceras i en sådan tjocklek att åtminstone en övre del av vissa eller samtliga av de spetsiga punktema 16 är fria. I Pig. 4 appliceras ett nytt skikt av ledande material 15' på samma sätt som nämns ovan. De i huvudsak spetsiga punktema 16 bildar nya i huvudsak spetsiga punkter l6', Med andra ord bildar varje utbuktning 13 genom bildning av i huvudsak spetsiga ledare 16/ 16” ett kopplingselement längs kretskortets z- axel, och därmed är borrning eller etsning av de hål som normalt används onödig. l enlighet med Fig. 3 är det även möjligt att ordna ytterligare kopplingselement 18, spetsiga eller trubbi ga, kopplade till ett ledarskikt, vilka element genom deponering av pläteringsmaterial kan användas som ytterligare kopplingselement i z-axelns riktning.
Det utförande som visas i Fig. 5 illustrerar ett kretskort (PCB) 10” av konventionell typ, innefattande ett substrat 20”. Substratet är ordnat med hål 21” för att ta emot kopplingsterminalema 13” i komponenterna 12” ”. l detta fall är PCB: t även uppbyggt genom applicering av flera skikt av ledare 15”, l5°” och skikt av dielektriskt material / lack 14”, 17” och 19”. I detta fall är emellertid komponenterna monterade på sinai förväg utvalda platser, och PCB: t vänds sedan upp och ner medan komponenterna stöttas med en lämplig stödjande struktur. Sedan appliceras de ledande skikten 15” °, 15”' och de dielektriska skikten så som beskrivs ovan. På samma sätt bildas kopplingselementen l6”, 16”', 18” och 18” i z-riktning när ledarrnönstren appliceras.
Uppñnningen är inte begränsad till de visade utförandena, utan kan varieras på ett antal sätt utan att avvika från omfattningen av de bifogade patentkraven, och arrangemanget och metoden kan genomföras på olika sätt beroende på tillämpning, funktionella enheter, behov och krav etc. mv u

Claims (1)

1. 0 15 20 25 30 521 704 Patentkrav . Metod för att ordna koppling mellan olika skikt (14, 14”, 17, 17", 19, 19”) i ett kretskort (10, 10”) försett med åtminstone en elektrisk komponent (12, 12”) med kopplingselement (13, 13' ') som sticker ut åtminstone delvis från ett första täckande skikt (14, 14” ', 20”), som åtminstone delvis täcker nämnda komponenter, kännetecknad av, att deponera en viss mängd av ett ledande material på åtminstone ett kopplingselement (13, 13”) för att framställa en förlängning (16, l6', 16”, 16”') av nämnda kopplingselement (13, 13") innan ett eventuellt andra täckande skikt (17, 17”) ordnas. . Metod enligt krav 1, kännetecknad av, att nämnda kopplingselement är en utbuktning. . Metod enligt krav 1, kännetecknad av, att nämnda täckande skikt är ett dielektriskt skikt. . Metod enligt krav 1, kännetecknad av, att nämnda täckande skikt är ett skikt av lack. . Metod enligt vilket som helst av föregående krav, kännetecknad av, att nämnda förlängning tillhandahålls genom plätering. . Metod enligt vilket som helst av föregående krav, kännetecknad av, att nämnda förlängning skapas genom en toppeffekt. 10 15 20 25 30 10. ll. 12. 13. 521 704 7 Metod enligt vilket som helst av föregående krav, kännetecknad av, att nämnda andra skikt täcker nämnda förlängning åtminstone delvis. Metod enligt krav 7, kännetecknad av, att nämnda andra skikt och nämnda åtminstone delvis täckta förlängning förses med ytterligare deponering av metall så att en ny förlängning bildas. Metod enligt vilket som helst av föregående krav, kännetecknad av, att nämnda första och andra skikt förses med ett ledande mönster. Metod enligt vilket som helst av föregående krav, kännetecknad av, att nämnda elektriska komponent (12) är inbäddad i kretskortet. Metod enligt vilket som helst av krav 1 - 9, kännetecknad av, att nämnda elektriska komponent (12” ”) är ytmonterad på kretskortet med kopplingstenninaler. Metod enligt vilket som helst av krav 11, kännetecknad av att nämnda elektriska komponent placeras i mottagande genomföringar innan den stöttas och vänds upp och ner för att beläggas med nämnda ledande material. Kretskort (10, l0”) försedd med åtminstone en elektrisk komponent (12, 12” ') och som har förbindelse mellan olika skikt (14, 14”, 17, 17”, 19, l9”), där nämnda komponenter har kopplingselement (13, 13” ') som åtminstone delvis sticker ut från ett första täckande skikt (14, 14”, 20” '), kännetecknar av 521 704 8 att det dessutom innefattar kopplingar mellan nämnda skikt innefattande en förlängning (16, l6”, l6”, 16'”) av nämnda kopplingselement (13, l3”), där nämnda förlängning bildas genom deponering av en viss mängd ledande material på åtminstone ett kopplingselement (13, 13”).
SE9903923A 1999-10-29 1999-10-29 Förfarande för att anordna koppling mellan olika skikt i ett kretskort samt kretskort SE521704C2 (sv)

Priority Applications (3)

Application Number Priority Date Filing Date Title
SE9903923A SE521704C2 (sv) 1999-10-29 1999-10-29 Förfarande för att anordna koppling mellan olika skikt i ett kretskort samt kretskort
AU13212/01A AU1321201A (en) 1999-10-29 2000-10-27 Method for providing connection between layers of a circuit board
PCT/SE2000/002103 WO2001031983A1 (en) 1999-10-29 2000-10-27 Method for providing connection between layers of a circuit board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE9903923A SE521704C2 (sv) 1999-10-29 1999-10-29 Förfarande för att anordna koppling mellan olika skikt i ett kretskort samt kretskort

Publications (3)

Publication Number Publication Date
SE9903923D0 SE9903923D0 (sv) 1999-10-29
SE9903923L SE9903923L (sv) 2001-05-16
SE521704C2 true SE521704C2 (sv) 2003-11-25

Family

ID=20417544

Family Applications (1)

Application Number Title Priority Date Filing Date
SE9903923A SE521704C2 (sv) 1999-10-29 1999-10-29 Förfarande för att anordna koppling mellan olika skikt i ett kretskort samt kretskort

Country Status (3)

Country Link
AU (1) AU1321201A (sv)
SE (1) SE521704C2 (sv)
WO (1) WO2001031983A1 (sv)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5121299A (en) * 1989-12-29 1992-06-09 International Business Machines Corporation Multi-level circuit structure utilizing conductive cores having conductive protrusions and cavities therein
US5046238A (en) * 1990-03-15 1991-09-10 Rogers Corporation Method of manufacturing a multilayer circuit board
ATE145495T1 (de) * 1990-05-31 1996-12-15 Canon Kk Verfahren zur verdrahtung einer halbleiterschaltung
US5401913A (en) * 1993-06-08 1995-03-28 Minnesota Mining And Manufacturing Company Electrical interconnections between adjacent circuit board layers of a multi-layer circuit board
US5873161A (en) * 1996-07-23 1999-02-23 Minnesota Mining And Manufacturing Company Method of making a Z axis interconnect circuit

Also Published As

Publication number Publication date
WO2001031983A1 (en) 2001-05-03
SE9903923D0 (sv) 1999-10-29
AU1321201A (en) 2001-05-08
SE9903923L (sv) 2001-05-16

Similar Documents

Publication Publication Date Title
CN100536637C (zh) 导电连接方法
US10368446B2 (en) Method for producing a printed circuit board
US20070089902A1 (en) Circuit board having a multi-signal via
US11297720B2 (en) Printed circuit board and method of fabricating the same
US20120307466A1 (en) Component-embedded substrate
KR101031620B1 (ko) 배선기판
CN106304662A (zh) 电路板及其制作方法
US20090179305A1 (en) Substrate and manufacturing method of the same
CN100459079C (zh) 配线衬底的制造方法
CN103781292B (zh) 电路板及其制作方法
SE521704C2 (sv) Förfarande för att anordna koppling mellan olika skikt i ett kretskort samt kretskort
CN109757037A (zh) 高密度电路板及其制作方法
JPH1079568A (ja) プリント配線板の製造方法
TWI385765B (zh) 內埋式線路結構及其製作方法
JPH10233563A (ja) プリント配線基板及びその製造方法
KR20030070855A (ko) 배선 기판 및 그 제조 방법, 반도체 장치 및 전자기기
CN101636044B (zh) 内埋式线路结构及其制作方法
JPH0669634A (ja) プリント配線板の製造方法
JPH0737630A (ja) プリント配線板における導通用部品
JP2003258421A (ja) フレキシブルプリント配線板の製造方法
JPH02305494A (ja) 多層配線基板の製造方法
KR20070105421A (ko) 더미 패턴 제거 방법
JPH03185897A (ja) 多層配線基板の製造方法
JPH0478192A (ja) 印刷配線板の製造方法
JP2003031918A (ja) 電子部品構成体

Legal Events

Date Code Title Description
NUG Patent has lapsed