RU98102944A

RU98102944A - Вычислительная система

Info

Publication number: RU98102944A
Application number: RU98102944/09A
Authority: RU
Inventors: В.С. Бурцев; И.К. Хайлов; Э.В. Сызько; В.К. Ершов; В.Б. Федоров; В.П. Торчигин; Ю.Н. Никольская; Л.Г. Тарасенко; Л.А. Козлов
Original assignee: В.С. Бурцев
Filing date: 1998-02-20
Publication date: 2000-02-10

Claims

1. Вычислительная система, содержащая N процессорных модулей, первый и второй коммутаторы, N модулей ассоциативной памяти, блок буферизации, с первого по третий информационные входы, управляющий вход, первый и второй информационные выходы, при этом первые управляющие выходы и адресные выходы i-го процессорного модуля (где i = 1 ... N) подключены, соответственно, к i-му входу первой группы управляющих входов и к i-му входу первой группы адресных входов первого коммутатора, первый и второй информационные выходы i-го процессорного модуля подключены к соответствующему i-му входу первой группы информационных входов первого коммутатора, первые информационный, адресный, управляющий и вторые информационный, адресный и управляющий входы i-го процессорного модуля подключены к первому и второму информационным входам системы, управляющий вход которой подключен к управляющему входу первого коммутатора и к третьему управляющему входу i-го процессорного модуля, управляющий выход первого коммутатора соединен с четвертым управляющим входом i-го процессорного модуля, третий информационный выход которого соединен с первым информационным выходом системы, первые управляющий и информационный, вторые управляющий и информационный выходы i-ой группы выходов обмена второго коммутатора соединены, соответственно, с пятым управляющим и третьим информационным входами, шестым управляющим и четвертым информационным входами i-го процессорного модуля, первая группа управляющих выходов второго коммутатора подключена к первой группе управляющих входов блока буферизации, вторая группа управляющих выходов второго коммутатора подключена ко второй группе управляющих входов блока буферизации, управляющие входы второго коммутатора и блока буферизации и первый управляющий вход каждого модуля ассоциативной памяти соединены с управляющим входом системы, i-e входы первой и второй групп управляющих входов второго коммутатора соединены, соответственно, со вторым и третьим управляющими выходами i-го процессорного модуля, седьмой и восьмой управляющие входы которого подключены, соответственно, к i-м выходам первой и второй групп управляющих выходов блока буферизации, третья группа управляющих и первая группа информационных выходов которого соединены, соответственно, с третьей группой управляющих входов и первой группой информационных входов второго коммутатора, вторая группа информационных выходов блока буферизации подключена ко второму информационному выходу системы, четвертая группа управляющих входов второго коммутатора соединена с четвертой группой управляющих выходов блока буферизации, i-й вход первой группы информационных входов которого соединен с четвертым и пятым информационными выходами i-го процессорного модуля, четвертый управляющий выход которого соединен с i-м входом третьей группы управляющих входов блока буферизации, третья группа информационных выходов которого соединена со второй группой информационных входов второго коммутатора, первый управляющий выход i-го модуля ассоциативной памяти соединен с i-м входом второй группы управляющих входов первого коммутатора, i-й выход группы информационных выходов которого подключен к информационному входу i-го модуля ассоциативной памяти, информационный и второй управляющий выходы которого подключены к i-м входам второй группы информационных и четвертой группы управляющих входов блока буферизации, третья группа информационных входов которого подключена к третьему информационному входу системы, а i-й выход группы управляющих выходов первого коммутатора подключен ко второму управляющему входу i-го модуля ассоциативной памяти, отличающаяся тем, что введены N блоков обработки фрагментов программ, первый и второй дополнительные коммутаторы и дополнительный блок буферизации, причем управляющий выход первого коммутатора соединен с первым управляющим входом i-го блока обработки фрагментов программ, первый информационный вход которого подключен к первому информационному входу системы, управляющий вход которой соединен с управляющими входами первого и второго дополнительных коммутаторов, дополнительного блока буферизации и вторым управляющим входом i-го блока обработки фрагментов программ, третий управляющий вход которого подключен к i-му выходу группы управляющих выходов второго дополнительного коммутатора, i-й выход группы информационных выходов которого соединен со вторым информационным входом i-го блока обработки фрагментов программ, третий информационный вход которого подключен к информационному выходу i-ой группы выходов обмена первого дополнительного коммутатора, управляющий выход i-ой группы выходов обмена которого соединен с четвертым управляющим входом i-го блока обработки фрагментов программ, первый управляющий выход которого подключен к i-му входу первой группы управляющих входов второго дополнительного коммутатора и i-му входу первой группы управляющих входов первого дополнительного коммутатора, вторая группа управляющих входов которого соединена с первой группой управляющих выходов дополнительного блока буферизации, первая группа информационных выходов которого подключена к группе информационных входов первого дополнительного коммутатора, группа управляющих выходов которого соединена с первой группой управляющих входов дополнительного блока буферизации, вторая группа управляющих выходов которого подключена ко второй группе управляющих входов второго дополнительного коммутатора, группа адресных и группа информационных входов которого соединены со второй группой информационных выходов дополнительного блока буферизации, вторая группа управляющих входов которого подключена к управляющему выходу второго дополнительного коммутатора, информационный выход и второй управляющий выход i-го модуля ассоциативной памяти соединены, соответственно, с i-ми входами группы информационных и третьей группы управляющих входов дополнительного блока буферизации, а второй управляющий, адресный и информационный выходы i-го блока обработки фрагментов программ соединены, соответственно, с i-ми входами третьей группы управляющих, второй группы адресных и второй группы информационных входов первого коммутатора.

2. Вычислительная система по п.1, отличающаяся тем, что блок обработки фрагментов программ содержит исполнительное устройство, узел выходных регистров, узел регистров загрузки, узел входных регистров, узел управления и коммутатор, причем информационный выход исполнительного устройства соединен с информационным входом узла выходных регистров, первый управляющий вход которого подключен к первому управляющему входу блока, второй управляющий вход которого соединен с первым управляющим входом исполнительного устройства, вторым управляющим входом узла выходных регистров, первым управляющим входом узла управления, первым управляющим входом узла регистров загрузки и с первым управляющим входом узла входных регистров, первый управляющий выход которого подключен ко второму управляющему входу узла управления и первому управляющему выходу блока, первый информационный вход которого соединен с информационным входом узла регистров загрузки, информационный выход которого и информационный выход узла входных регистров подключены к информационному входу исполнительного устройства, второй управляющий вход которого соединен с первым управляющим выходом узла выходных регистров, первым управляющим выходом узла регистров загрузки и вторым управляющим выходом узла входных регистров, третий управляющий выход которого, второй управляющий выход узла регистров загрузки и второй управляющий выход узла выходных регистров подключены к третьему управляющему входу исполнительного устройства, первый управляющий выход которого соединен со вторым управляющим входом узла регистров загрузки, вторым управляющим входом узла входных регистров и третьим управляющим входом узла выходных регистров, третий управляющий выход которого подключен ко второму управляющему выходу блока, второй информационный вход которого соединен с первым информационным входом коммутатора, информационный выход которого подключен к информационному входу узла входных регистров, третий управляющий вход которого, третий управляющий вход узла регистров загрузки и четвертый управляющий вход узла выходных регистров подключены ко второму управляющему выходу исполнительного устройства, третий управляющий выход которого соединен с четвертым управляющим входом узла входных регистров, с четвертым управляющим входом узла регистров загрузки и с пятым управляющим входом узла выходных регистров, адресный и информационный выходы которого соединены, соответственно, с адресным и информационным выходами блока, третий управляющий вход которого подключен к третьему управляющему входу узла управления, четвертый управляющий вход которого подключен к четвертому управляющему входу блока, третий информационный вход которого подключен ко второму информационному входу коммутатора, первый и второй управляющие входы которого соединены, соответственно, с первым и вторым управляющими выходами узла управления, третий управляющий выход которого подключен к пятому управляющему входу узла входных регистров, шестой управляющий вход которого подключен к пятому управляющему входу узла регистров загрузки, шестому управляющему входу узла выходных регистров и четвертому управляющему выходу исполнительного устройства, пятый управляющий выход которого соединен с седьмым управляющим входом узла выходных регистров.