RU96115176A - Способ и устройство выполнения быстрого преобразования адамара - Google Patents
Способ и устройство выполнения быстрого преобразования адамараInfo
- Publication number
- RU96115176A RU96115176A RU96115176/09A RU96115176A RU96115176A RU 96115176 A RU96115176 A RU 96115176A RU 96115176/09 A RU96115176/09 A RU 96115176/09A RU 96115176 A RU96115176 A RU 96115176A RU 96115176 A RU96115176 A RU 96115176A
- Authority
- RU
- Russia
- Prior art keywords
- symbol
- input
- processed
- delayed
- receiving
- Prior art date
Links
- 238000006243 chemical reaction Methods 0.000 title 1
- 230000003111 delayed Effects 0.000 claims 45
- 230000000875 corresponding Effects 0.000 claims 8
- 230000001934 delay Effects 0.000 claims 4
- 239000000969 carrier Substances 0.000 claims 2
Claims (16)
1. Устройство для осуществления преобразования Адамара, содержащее совокупность последовательно соединенных устройств быстрого преобразования Адамара (FHT) процессоров для приема некоторого соответствующего входного символа и соответствующего задержанного обработанного символа, для вычитания упомянутой входной информации из упомянутого задержанного обработанного символа для получения разностного символа, для выбора обработанного символа на основании упомянутого разностного символа и упомянутого входного символа в соответствии с заранее определенным форматом выбора, для суммирования упомянутого задержанного обработанного символа с выходным символом упомянутого предыдущего FHT процессора для получения символа суммы, а также для выбора и передачи входного символа на последующее устройство FHT процессора на основании упомянутого задержанного обработанного символа и упомянутого символа суммы посредством последнего устройства FHT процессора, передающего выходной символ, а также совокупность устройств задержки, связанных с соответствующим одним из совокупности устройств FHT процессоров для приема упомянутого обработанного символа и задержки упомянутого обработанного символа на заранее определенный формат задержки для получения упомянутого задержанного обработанного символа.
2. Устройство по п. 1, где каждый из совокупности FHT процессоров содержит устройство вычитания для приема упомянутого входного символа и упомянутого задержанного обработанного символа, а также
для вычитания упомянутого входного символа из упомянутого задержанного обработанного символа для получения упомянутого разностного символа; устройство первого мультиплексора для приема упомянутого разностного символа и упомянутого входного символа, а также для передачи одного из упомянутых разностных символов и упомянутого входного символа в качестве упомянутого обработанного символа в соответствии с первым заранее определенным форматом выбора; устройство суммирования для приема и суммирования упомянутого входного символа и упомянутого задержанного обработанного символа для получения упомянутого символа суммы, а также устройство мультиплексора для приема упомянутого символа суммы и упомянутого задержанного обработанного символа, а также для получения одного из символов суммы и упомянутого задержанного обработанного символа в соответствии с вторым заранее определенным форматом выбора.
для вычитания упомянутого входного символа из упомянутого задержанного обработанного символа для получения упомянутого разностного символа; устройство первого мультиплексора для приема упомянутого разностного символа и упомянутого входного символа, а также для передачи одного из упомянутых разностных символов и упомянутого входного символа в качестве упомянутого обработанного символа в соответствии с первым заранее определенным форматом выбора; устройство суммирования для приема и суммирования упомянутого входного символа и упомянутого задержанного обработанного символа для получения упомянутого символа суммы, а также устройство мультиплексора для приема упомянутого символа суммы и упомянутого задержанного обработанного символа, а также для получения одного из символов суммы и упомянутого задержанного обработанного символа в соответствии с вторым заранее определенным форматом выбора.
3. Устройство по п. 1, где каждое устройство задержки из упомянутой совокупности устройств задержки осуществляет задержку упомянутого обработанного символа на длительность задержки, равную удвоенной длительности задержки устройства задержки, связанного с предыдущим FHT процессором.
4. Устройство по п. 1, где каждое устройство задержки из совокупности устройств задержки осуществляет задержку упомянутого обработанного символа на длительность задержки, равную половине длительности задержки устройства задержки, связанного с предыдущим FHT процессором.
5. Устройство по п. 1, где упомянутый входной символ передается последовательно и где каждый из совокупности FHT процессоров
содержит устройство вычитания для приема задержанного резервного сигнала, упомянутого обработанного символа, а также упомянутого входного символа и для вычитания упомянутого задержанного резервного символа и упомянутого входного символа из разряда упомянутого задержанного обработанного символа для получения упомянутого разностного символа и резервного символа; первое устройство задержки для приема упомянутого резервного символа и для задержки упомянутого резервного символа в соответствии с заранее определенной длительностью для получения упомянутого задержанного резервного символа; устройство первого мультиплексора для приема упомянутого входного символа и упомянутого разностного символа, а также для передачи одного из упомянутых входных символов и упомянутых разностных символов в качестве обработанного символа в соответствии с заранее определенным форматом выбора; устройство суммирования для приема и суммирования упомянутого входного символа, упомянутого задержанного обработанного символа и задержанного резервного символа для получения упомянутого символа суммы и символа носителя; второе устройство задержки для приема упомянутого символа носителя и для задержки упомянутого символа на заранее определенный промежуток времени для получения упомянутого задержанного символа носителя, а также устройство второго мультиплексора для приема упомянутого задержанного обработанного символа и упомянутого символа суммы, а также для передачи одного из символов суммы и упомянутого задержанного обработанного символа в качестве упомянутого входного
символа на последующий этап.
содержит устройство вычитания для приема задержанного резервного сигнала, упомянутого обработанного символа, а также упомянутого входного символа и для вычитания упомянутого задержанного резервного символа и упомянутого входного символа из разряда упомянутого задержанного обработанного символа для получения упомянутого разностного символа и резервного символа; первое устройство задержки для приема упомянутого резервного символа и для задержки упомянутого резервного символа в соответствии с заранее определенной длительностью для получения упомянутого задержанного резервного символа; устройство первого мультиплексора для приема упомянутого входного символа и упомянутого разностного символа, а также для передачи одного из упомянутых входных символов и упомянутых разностных символов в качестве обработанного символа в соответствии с заранее определенным форматом выбора; устройство суммирования для приема и суммирования упомянутого входного символа, упомянутого задержанного обработанного символа и задержанного резервного символа для получения упомянутого символа суммы и символа носителя; второе устройство задержки для приема упомянутого символа носителя и для задержки упомянутого символа на заранее определенный промежуток времени для получения упомянутого задержанного символа носителя, а также устройство второго мультиплексора для приема упомянутого задержанного обработанного символа и упомянутого символа суммы, а также для передачи одного из символов суммы и упомянутого задержанного обработанного символа в качестве упомянутого входного
символа на последующий этап.
6. Способ выполнения преобразования Адамара, состоящий из повторяемых шагов: приема входного символа; вычитания упомянутого входного символа из задержанного обработанного символа для получения разностного символа; выбора обработанного символа из упомянутого разностного и упомянутого входного символа в соответствии с заранее определенным форматом выбора; задержки упомянутого обработанного символа на заранее определенный промежуток времени для получения упомянутого задержанного обработанного символа; суммирования упомянутого обработанного символа с упомянутым входным символом для получения суммарного символа, а также выбора входного символа из символа суммы и упомянутого задержанного обработанного символа в соответствии с вторым заранее определенным форматом выбора.
7. Способ по п. 6, где упомянутый шаг задержки упомянутого обработанного символа состоит из шагов: сдвига совокупности запомненных обработанных символов в массивы с различными индексами; сохранения упомянутого обработанного символа в массив с исходным индексом, причем сохраненный обработанный символ, запомненный в массиве с конечным индексом, передается в качестве упомянутого задержанного обработанного символа.
8. Способ по п. 6, где на шаге приема упомянутого входного символа последовательно принимают биты упомянутого входного символа,
причем шаг вычитания упомянутого входного символа из задержанного обработанного символа далее состоит из шага вычитания резервного символа из упомянутого обработанного задержанного символа и далее состоит из шага получения упомянутого резервного символа в соответствии с упомянутым шагом вычитания, причем упомянутый шаг суммирования упомянутого обработанного символа с упомянутым входным символом далее состоит из шага суммирования символа носителя с упомянутым обработанным символом и упомянутым входным символом для дальнейшего получения символа носителя.
причем шаг вычитания упомянутого входного символа из задержанного обработанного символа далее состоит из шага вычитания резервного символа из упомянутого обработанного задержанного символа и далее состоит из шага получения упомянутого резервного символа в соответствии с упомянутым шагом вычитания, причем упомянутый шаг суммирования упомянутого обработанного символа с упомянутым входным символом далее состоит из шага суммирования символа носителя с упомянутым обработанным символом и упомянутым входным символом для дальнейшего получения символа носителя.
9. Устройство для выполнения преобразования Адамара, содержащее совокупность устройств быстрого преобразования Адамара (FHT) процессоров с первым устройством FHT процессора, имеющего два входа с первым входом для приема входного символа и имеющего два выхода с первым выходом для передачи обработанного символа, а также совокупность последовательно соединенных дополнительных устройств FHT процессоров, имеющих два входа с первым входом, связанным с вторым выходом предыдущего FHT процессора, а также совокупность устройств задержки с первым устройством задержки, имеющим вход, связанный с вторым выходом упомянутого первого FHT процессора и имеющим выход, связанный с вторым входом упомянутого устройства FHT процессора, а также совокупность дополнительных устройств задержки, имеющих вход, связанный с вторым выходом соответствующего дополнительного FHT процессора и имеющих выход, связанный с вторым входом соответствующего дополнительного FHT процессора.
10. Устройство по п. 9, где каждый из совокупности устройств
FHT процессоров состоит из устройства вычитания, имеющего два входа с первым входом для приема упомянутого входного символа и имеющего выход; устройства первого мультиплексора, имеющего два входа и выход с первым входом для приема упомянутого входного символа и второй вход, связанный с выходом упомянутого устройства вычитания; устройства суммирования, имеющего два входа с первым входом для приема упомянутого входного символа и имеющего выход, а также устройства второго мультиплексора, имеющего первый вход, связанный с выходом упомянутого устройства суммирования.
FHT процессоров состоит из устройства вычитания, имеющего два входа с первым входом для приема упомянутого входного символа и имеющего выход; устройства первого мультиплексора, имеющего два входа и выход с первым входом для приема упомянутого входного символа и второй вход, связанный с выходом упомянутого устройства вычитания; устройства суммирования, имеющего два входа с первым входом для приема упомянутого входного символа и имеющего выход, а также устройства второго мультиплексора, имеющего первый вход, связанный с выходом упомянутого устройства суммирования.
11. Устройство по п. 10, где упомянутое устройство вычитания далее содержит третий вход и второй выход и где упомянутое устройство суммирования далее содержит третий вход и второй выход, упомянутое устройство, далее содержащее третье устройство задержки, имеющее вход, связанный с вторым выходом упомянутого устройства вычитания и имеющее выход, связанный с третьим входом упомянутого устройства вычитания, а также четвертое устройство задержки, имеющее вход, связанный с вторым выходом упомянутого устройства суммирования, а также имеющее выход, связанный с третьим входом упомянутого устройства суммирования.
12. Схема для выполнения преобразования Адамара, содержащая совокупность последовательно соединенных схем FHT процессоров для приема соответствующего входного символа и соответствующего обработанного задержанного символа, вычитая упомянутый входной символ из упомянутого задержанного обработанного символа
для получения разностного символа, выбирая обработанный символ из разностного символа и упомянутого входного символа в соответствии с заранее определенным форматом выбора, суммируя упомянутый обработанный задержанный символ с выходным символом упомянутой предыдущей схемы FHT процессора для получения символа суммы, а также выбирая входной символ из упомянутого задержанного обработанного символа и упомянутого символа суммы и передавая его на последующую схему FHT процессора, причем последняя схема FHT процессора передает выходной символ, а также совокупность схем задержки, связанных с соответствующей одной из совокупности схем FHT процессоров для приема упомянутого обработанного символа и для задержки упомянутого обработанного символа в соответствии с заранее определенным форматом задержки для получения упомянутого задержанного обработанного символа.
для получения разностного символа, выбирая обработанный символ из разностного символа и упомянутого входного символа в соответствии с заранее определенным форматом выбора, суммируя упомянутый обработанный задержанный символ с выходным символом упомянутой предыдущей схемы FHT процессора для получения символа суммы, а также выбирая входной символ из упомянутого задержанного обработанного символа и упомянутого символа суммы и передавая его на последующую схему FHT процессора, причем последняя схема FHT процессора передает выходной символ, а также совокупность схем задержки, связанных с соответствующей одной из совокупности схем FHT процессоров для приема упомянутого обработанного символа и для задержки упомянутого обработанного символа в соответствии с заранее определенным форматом задержки для получения упомянутого задержанного обработанного символа.
13. Схема по п. 12, где каждая из совокупности схем FHT процессоров содержит схему вычитания для приема упомянутого входного символа и упомянутого обработанного задержанного символа, а также для вычитания упомянутого входного символа из упомянутого задержанного обработанного символа для получения упомянутого разностного символа; схему первого мультиплексора для приема упомянутого разностного символа и упомянутого входного символа и для передачи одного из разностных символов, а также входного символа в качестве обработанного символа в соответствии с первым заранее определенным форматом выбора; суммирующую схему для приема и суммирования упомянутого входного символа и упомянутого задержанного обработанного символа
для получения упомянутого символа суммы; а также схему мультиплексора для приема упомянутого символа суммы и упомянутого задержанного обработанного символа, а также для передачи одного из символов суммы и упомянутого задержанного обработанного символа в соответствии с вторым заранее определенным форматом выбора.
для получения упомянутого символа суммы; а также схему мультиплексора для приема упомянутого символа суммы и упомянутого задержанного обработанного символа, а также для передачи одного из символов суммы и упомянутого задержанного обработанного символа в соответствии с вторым заранее определенным форматом выбора.
14. Схема по п. 12, где каждая схема задержки из упомянутой совокупности схем задержек выполняет задержку упомянутого обработанного символа на длительность, равную удвоенной длительности задержки схемы задержки, связанной с предыдущим FHT-процессором.
15. Схема по п. 12, где каждая схема задержки из упомянутой совокупности схем задержки выполняет задержку упомянутого обработанного символа на длительность, равную половине длительности схемы задержки, связанной с предыдущим FHT-процессором.
16. Схема по п. 12, где упомянутый входной символ передается последовательно и где каждый из упомянутой совокупности FHT процессоров содержит схему вычитания для приема задержанного резервного сигнала, упомянутого задержанного обработанного символа, а также входного символа и для вычитания упомянутого задержанного резервного символа и упомянутого входного символа из разряда упомянутого задержанного обработанного символа для получения упомянутого разностного символа и резервного символа; первую схему задержки для приема упомянутого резервного символа и для задержки упомянутого резервного символа в соответствии с заранее определенной длительностью для получения упомянутого задержанного резервного символа; первую схему мультиплексора для получения упомянутого входного символа и упомянутого разностного символа, а также для передачи одного из упомянутых входного символа и разностного символа в качестве упомянутого обработанного символа в соответствии с заранее определенным форматом выбора; схему суммирования для приема и суммирования упомянутого входного символа, упомянутого задержанного обработанного символа и задержанного символа носителя для получения упомянутого суммарного символа и символа носителя; вторую схему задержки для приема упомянутого символа носителя и для задержки упомянутого символа носителя на заранее определенную длительность для получения упомянутого задержанного символа, а также схему второго мультиплексора для приема упомянутого задержанного обработанного символа и упомянутого символа суммы, а также для передачи упомянутого символа суммы или упомянутого задержанного обработанного символа в качестве упомянутого входного символа на последующий шаг.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US173,460 | 1993-12-22 | ||
| US08/173,460 US5561618A (en) | 1993-12-22 | 1993-12-22 | Method and apparatus for performing a fast Hadamard transform |
| PCT/US1994/014802 WO1995017727A1 (en) | 1993-12-22 | 1994-12-20 | Method and apparatus for performing a fast hadamard transform |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU96115176A true RU96115176A (ru) | 1998-10-20 |
| RU2150141C1 RU2150141C1 (ru) | 2000-05-27 |
Family
ID=22632139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU96115176A RU2150141C1 (ru) | 1993-12-22 | 1994-12-20 | Способ, устройство и схема для осуществления преобразования адамара |
Country Status (19)
| Country | Link |
|---|---|
| US (1) | US5561618A (ru) |
| EP (1) | EP0736205B1 (ru) |
| JP (1) | JP3245171B2 (ru) |
| KR (1) | KR100253987B1 (ru) |
| CN (1) | CN1103084C (ru) |
| AT (1) | ATE374974T1 (ru) |
| AU (1) | AU683526B2 (ru) |
| BR (1) | BR9408414A (ru) |
| CA (1) | CA2179758C (ru) |
| DE (1) | DE69435034T2 (ru) |
| FI (1) | FI120017B (ru) |
| HK (1) | HK1011100A1 (ru) |
| IL (1) | IL112056A0 (ru) |
| MY (1) | MY113296A (ru) |
| RU (1) | RU2150141C1 (ru) |
| SG (1) | SG47106A1 (ru) |
| TW (1) | TW255076B (ru) |
| WO (1) | WO1995017727A1 (ru) |
| ZA (1) | ZA948425B (ru) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920549A (en) * | 1996-12-19 | 1999-07-06 | Motorola, Inc. | Method of handing off and a wireless communication device |
| US5987012A (en) * | 1996-12-19 | 1999-11-16 | Motorola, Inc. | Method of handing off and a wireless communication device |
| US6148195A (en) * | 1997-02-18 | 2000-11-14 | Itt Manufacturing Enterprises, Inc. | Phase agile antenna for use in position determination |
| US6148219A (en) * | 1997-02-18 | 2000-11-14 | Itt Manufacturing Enterprises, Inc. | Positioning system for CDMA/PCS communications system |
| US5938787A (en) * | 1997-03-27 | 1999-08-17 | Ericsson Inc. | Communications systems and methods employing code rate partitioning with nonorthogonal modulation |
| US5872774A (en) * | 1997-09-19 | 1999-02-16 | Qualcomm Incorporated | Mobile station assisted timing synchronization in a CDMA communication system |
| JP4688988B2 (ja) * | 1997-11-17 | 2011-05-25 | ソニー エレクトロニクス インク | ビデオデータの圧縮方法並びに装置、及び伸張方法並びに装置 |
| US6639906B1 (en) | 1997-12-09 | 2003-10-28 | Jeffrey A. Levin | Multichannel demodulator |
| US6028889A (en) * | 1998-02-25 | 2000-02-22 | Lucent Technologies, Inc. | Pipelined fast hadamard transform |
| US6201827B1 (en) | 1998-09-09 | 2001-03-13 | Qualcomm Incorporated | System and method for probability based lock detection |
| US6229841B1 (en) | 1998-12-11 | 2001-05-08 | Qualcomm Incorporated | Method and apparatus for energy estimation in a wireless receiver capable of receiving multiple instances of a common signal |
| US6130923A (en) * | 1998-12-11 | 2000-10-10 | Qualcomm Incorporated | Lock detection for multipath wireless receiver |
| US6311202B1 (en) * | 1999-03-12 | 2001-10-30 | Lucent Technologies Inc. | Hardware efficient fast hadamard transform engine |
| US6735610B1 (en) * | 1999-04-29 | 2004-05-11 | Walter E. Pelton | Apparatus, methods, and computer program products for determining the coefficients of a function with decreased latency |
| EP1236086A2 (en) * | 1999-12-10 | 2002-09-04 | Broadcom Corporation | Apparatus and method for reducing precision of data |
| JP3716695B2 (ja) * | 1999-12-24 | 2005-11-16 | 日本電気株式会社 | 高速アダマール変換器 |
| US6895421B1 (en) | 2000-10-06 | 2005-05-17 | Intel Corporation | Method and apparatus for effectively performing linear transformations |
| US20020167945A1 (en) * | 2000-11-22 | 2002-11-14 | Yeshik Shin | Method and system for packet ordering based on packet type |
| US6985516B1 (en) | 2000-11-27 | 2006-01-10 | Qualcomm Incorporated | Method and apparatus for processing a received signal in a communications system |
| KR100433904B1 (ko) * | 2001-02-27 | 2004-06-04 | 삼성전자주식회사 | 분할모드에 따른 전송형식 조합표시 비트의 부호화 장치및 방법 |
| US6996292B1 (en) * | 2002-04-18 | 2006-02-07 | Sandia Corporation | Staring 2-D hadamard transform spectral imager |
| US7003536B2 (en) * | 2002-08-15 | 2006-02-21 | Comsys Communications & Signal Processing Ltd. | Reduced complexity fast hadamard transform |
| US6996163B2 (en) * | 2003-03-27 | 2006-02-07 | Arraycomm, Inc. | Walsh-Hadamard decoder |
| KR100577005B1 (ko) * | 2003-12-27 | 2006-05-10 | 한국전자통신연구원 | 고속 하다마드 변환 및 고속 푸리에 변환의 선택적 수행장치 및 방법 |
| KR100711088B1 (ko) * | 2005-04-13 | 2007-04-24 | 광주과학기술원 | 동화상 인코더를 위한 정수 변환 장치 |
| US8920343B2 (en) | 2006-03-23 | 2014-12-30 | Michael Edward Sabatino | Apparatus for acquiring and processing of physiological auditory signals |
| US20080109507A1 (en) * | 2006-10-23 | 2008-05-08 | L3 Communications Integrated Systems, L.P. | System and method for performing an optimized discrete walsh transform |
| US11037069B1 (en) | 2020-01-17 | 2021-06-15 | Tegze P. Haraszti | Method for creating gates and circuits for greatly improved computing apparatus by using symbol transformer |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3792355A (en) * | 1970-12-11 | 1974-02-12 | Hitachi Ltd | Orthogonal transformation circuit using hadamard matrices |
| US3899667A (en) * | 1972-12-26 | 1975-08-12 | Raytheon Co | Serial three point discrete fourier transform apparatus |
| US3956619A (en) * | 1975-03-31 | 1976-05-11 | General Electric Company | Pipeline walsh-hadamard transformations |
| US4210931A (en) * | 1978-12-28 | 1980-07-01 | Discovision Associates | Video player and/or recorder with Hadamard transform |
| JPS5737925A (en) * | 1980-08-14 | 1982-03-02 | Matsushita Electric Ind Co Ltd | High-speed hadamard converter |
| US4621337A (en) * | 1983-08-11 | 1986-11-04 | Eastman Kodak Company | Transformation circuit for implementing a collapsed Walsh-Hadamard transform |
| JP2574312B2 (ja) * | 1987-07-24 | 1997-01-22 | 松下電器産業株式会社 | 高速アダマ−ル変換装置 |
| US5097331A (en) * | 1990-08-24 | 1992-03-17 | Bell Communications Research, Inc. | Multiple block-size transform video coding using an asymmetric sub-band structure |
| WO1995029557A1 (fr) * | 1994-04-25 | 1995-11-02 | Sony Corporation | Dispositif de sortie de signaux video |
-
1993
- 1993-12-22 US US08/173,460 patent/US5561618A/en not_active Expired - Lifetime
-
1994
- 1994-10-26 ZA ZA948425A patent/ZA948425B/xx unknown
- 1994-11-15 TW TW083110577A patent/TW255076B/zh active
- 1994-11-18 MY MYPI94003073A patent/MY113296A/en unknown
- 1994-12-19 IL IL11205694A patent/IL112056A0/xx not_active IP Right Cessation
- 1994-12-20 JP JP51760495A patent/JP3245171B2/ja not_active Expired - Lifetime
- 1994-12-20 RU RU96115176A patent/RU2150141C1/ru not_active IP Right Cessation
- 1994-12-20 AT AT95904955T patent/ATE374974T1/de not_active IP Right Cessation
- 1994-12-20 BR BR9408414A patent/BR9408414A/pt not_active IP Right Cessation
- 1994-12-20 CN CN94194567A patent/CN1103084C/zh not_active Expired - Lifetime
- 1994-12-20 CA CA002179758A patent/CA2179758C/en not_active Expired - Fee Related
- 1994-12-20 AU AU13752/95A patent/AU683526B2/en not_active Ceased
- 1994-12-20 DE DE69435034T patent/DE69435034T2/de not_active Expired - Lifetime
- 1994-12-20 EP EP95904955A patent/EP0736205B1/en not_active Expired - Lifetime
- 1994-12-20 WO PCT/US1994/014802 patent/WO1995017727A1/en active IP Right Grant
- 1994-12-20 SG SG1996007828A patent/SG47106A1/en unknown
-
1996
- 1996-06-20 FI FI962573A patent/FI120017B/fi not_active IP Right Cessation
- 1996-06-21 KR KR1019960703305A patent/KR100253987B1/ko not_active IP Right Cessation
-
1998
- 1998-08-21 HK HK98110089A patent/HK1011100A1/xx not_active IP Right Cessation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU96115176A (ru) | Способ и устройство выполнения быстрого преобразования адамара | |
| RU2150141C1 (ru) | Способ, устройство и схема для осуществления преобразования адамара | |
| CA1056505A (en) | Receiver for voice response system | |
| RU2145772C1 (ru) | Многоотводный приемник rake-типа системы связи с расширенным спектром | |
| RU98101502A (ru) | Многоканальный приемник rake-типа системы связи с расширенным спектром | |
| JP2000349592A (ja) | デジタルマッチドフィルタ | |
| JP2001184337A (ja) | 高速アダマール変換器 | |
| US6658072B1 (en) | Digital communication system transmitting and receiving devices therefor and frame synchronization detection circuit | |
| EP0020185B1 (fr) | Procédé et dispositif d'addition, de manière parallèle-série d'un grand nombre de mots | |
| US5726925A (en) | Hadamard transformer using memory cell | |
| JPH0927797A (ja) | スペクトラム拡散通信システムに使用する差分信号検出整合フィルタ | |
| KR0175732B1 (ko) | 다채널 오디오 디코더의 역정규화장치 및 그의 역정규화방법 | |
| JPH11239081A (ja) | 相関検出装置及び相関検出装置の逆拡散符号切換え方法 | |
| US20050144209A1 (en) | Apparatus and method for selectively performing Fast Hadamard Transform or fast fourier transform | |
| JP2902380B2 (ja) | 並列相関処理回路 | |
| KR0171010B1 (ko) | Cdma pcs 시스템의 동기장치 | |
| Männer | Proposal for a RICH trigger (Appendix to SPSC-88-40/P-237-Add-1) | |
| SU666556A1 (ru) | Устройство дл спектрального анализа сигналов | |
| SU886303A1 (ru) | Устройство дл многоканального приема дискретных сигналов | |
| SU1631554A1 (ru) | Устройство дл вычислени преобразовани Фурье-Галуа | |
| KR100212486B1 (ko) | 저속병렬상관기 | |
| SU919116A1 (ru) | Многопозиционное цифровое устройство передачи и приема сложных сигналов | |
| SU1509890A1 (ru) | Устройство дл формировани структурированных файлов | |
| KR0155515B1 (ko) | 고속 하다마드 변환기 | |
| JPH0697775A (ja) | デジタルマッチドフィルタ |