RU95119534A - Устройство для имитации отказов и внутрисхемного тестирования элементов дискретной аппаратуры - Google Patents

Claims (7)

1. Устройство для имитации отказов и внутрисхемного тестирования элементов дискретной аппаратуры, содержащее коммутатор с подключаемым через устройство для подключения к его выводам контролируемым элементом, формирователь дефекта, блок управления коммутацией, дешифратор дефекта, блок задания режима имитации, причем выходы коммутатора соединены с входами-выходами устройства для подключения к выводам проверяемого элемента дискретной аппаратуры, на котором имитируется неисправность, управляющие входы блока управления коммутацией соединены с входами управления состоянием "высокий импеданс" коммутатора, информационные входы коммутатора подключены к выходам имитации неисправности формирователя дефекта, входы выборки которого соединены с выходами дешифратора дефекта, входы которого подключены к выходам кода дефекта блока задания режима имитации, отличающееся тем, что в него введены блок пороговых элементов и блок внешнего управления, причем выходы коммутатора соединены с входами контролируемых уровней блока пороговых элементов, входы выборки которого подключены к выходам дешифратора дефекта, вход разрешения которого соединен с входом второй выборки блока задания режима имитации и выходом второй выборки блока внешнего управления, выход первой выборки которого соединен с соответствующим входом блока задания режима имитации, выход признака состояния "обрыв" формирователя дефекта подключен к соответствующему входу блока пороговых элементов, выходы которого соединены с входами шины данных блока внешнего управления, выходы записи и данных которого подключены к соответствующим входам формирователя дефекта и блока управления коммутацией, входы выборки которого подключены к соответствующим выходам дешифратора дефекта, входы сброса и установки состояния "высокий импеданс" формирователя дефекта подключены к соответствующим выходам блока задания режима имитации, входы записи и чтения которого соединены с соответствующими выходами блока внешнего управления, выход квалификатора которого подключен к соответствующему входу блока задания режима имитации, вход чтения блока пороговых элементов и входы уровня логической единицы коммутатора подключены к соответствующим выходам блока внешнего управления, входы внешней шины данных, внешних чтения, записи и обращения, а также входы адреса устройства подключаются к внешнему вычислителю, к входу внешней установки амплитуды блока внешнего управления подключается источник питания, задающий уровень логической единицы на выводах проверяемого элемента.

2. Устройство по п. 1, отличающееся тем, что число разрядов коммутатора равно числу каналов устройства, причем каждый разряд содержит три инвертора с открытым коллекторным выходом, два транзистора и четыре резистора, причем вход первого инвертора является информационным входом коммутатора, а его выход подключен к входу третьего инвертора, базе первого транзистора, через первый резистор - к первой шине питания и к входу уровня логической единицы коммутатора, вход второго инвертора является входом управления состоянием "высокий импеданс" коммутатора, а его выход соединен с выходом третьего инвертора, базой второго транзистора и через третий резистор подключен к основной шине питания, к которой через второй резистор подключен коллектор первого транзистора, эмиттер второго транзистора через четвертый резистор подключен к нулевой шине, а его коллектор соединен с эмиттером первого транзистора и является выходом коммутатора.

3. Устройство по п. 1, отличающееся тем, что формирователь дефекта содержит группу параллельных регистров, число выходов и входов данных которых равно числу каналов устройства, а также R-S-триггер, выход которого является выходом признака состояния "обрыв", а входы - соответственно входами сброса и установки состояния "высокий импеданс", выходы регистров являются выходами формирователя дефекта, а их входы данных - соответствующими входами формирователя дефекта, управляющие входы регистров являются входами выборки дефекта, а тактовые входы соединены между собой и подключены к входу записи формирователя дефекта.

4. Устройство по п. 1, отличающееся тем, что блок управления коммутацией содержит группу параллельных регистров, число выходов и входов данных которых равно числу каналов устройства, причем выходы регистров являются управляющими выходами блока, входы данных - входами блока, управляющие входы регистров - входами выборки блока, а тактовые входы регистров соединены между собой и подключены к входу записи блока управления коммутацией.

5. Устройство по п. 1, отличающееся тем, что блок задания режима имитации содержит два дешифратора, счетчик и элемент ИЛИ, причем выходы счетчика являются выходами кода дефекта, а его входы сброса и установки подключены соответственно к первому и второму выходам первого дешифратора, которые являются выходами сброса и установки состояния "высокий импеданс", тактовый вход счетчика подключен к выходу элемента ИЛИ, входы которого соединены с выходами второго дешифратора, вход разрешения которого является входом второй выборки, второй управляющий вход - входом чтения, а первый управляющий вход соединен с вторым управляющим входом первого дешифратора и входом записи блока задания режима имитации, первый управляющий вход и вход разрешения первого дешифратора являются соответственно входами квалификатора и первой выборки блока задания режима имитации.

6. Устройство по п. 1, отличающееся тем, что блок пороговых элементов содержит группу шинных формирователей, число выходов и входов данных которых равно числу каналов устройства, а также пороговые элементы с высоким входным сопротивлением, количество которых равно количеству входов данных шинных формирователей, причем выходы шинных формирователей поразрядно соединены между собой, составляя группу выходов блока пороговых элементов, количество которых соответствует разрядности шинных формирователей, входы данных шинных формирователей через пороговые элементы с высоким входным сопротивлением соединены с входами контролируемых уровней, которые через резисторы подключены к входу признака состояния "обрыв", первые управляющие входы шинных формирователей соединены между собой и подключены к входу чтения блока пороговых элементов, входами выборки которого являются вторые управляющие входы шинных формирователей.

7. Устройство по п. 1, отличающееся тем, что блок внешнего управления содержит двунаправленный шинный формирователь, дешифратор, буферный повторитель, группу шинных формирователей и группу диодов, количество которых соответствует числу выходов и входов данных группы шинных формирователей и равно числу каналов устройства, причем выходы группы шинных формирователей являются выходами данных блока, а их входы данных поразрядно соединены между собой, составляя группу входов шины данных блока внешнего управления, входы управления группы шинных формирователей соединены между собой, вторым входом разрешения двунаправленного шинного формирователя подключены к первому выходу дешифратора, который является выходом второй выборки блока внешнего управления, выходом первой выборки которого является второй выход дешифратора, подключенный к первому входу разрешения двунаправленного шинного формирователя, вход управления которого подключен к первому входу буферного повторителя и является входом внешнего чтения, второй вход буферного повторителя является входом внешней записи, а его выходы - соответственно выходами чтения и записи блока внешнего управления, входы дешифратора являются соответственно входами внешних адреса и обращения, а внешняя шина данных через двунаправленный шинный формирователь подключена к входам шины данных блока, младший разряд которой является выходом квалификатора, при этом вход внешней установки амплитуды подключен через свой диод для каждого выхода к выходам уровней логической единицы.