RU2720555C1 - Intermediate cascade of operational amplifier with paraphrase output on complementary field transistors with control p-n junction - Google Patents

Intermediate cascade of operational amplifier with paraphrase output on complementary field transistors with control p-n junction Download PDF

Info

Publication number
RU2720555C1
RU2720555C1 RU2019132120A RU2019132120A RU2720555C1 RU 2720555 C1 RU2720555 C1 RU 2720555C1 RU 2019132120 A RU2019132120 A RU 2019132120A RU 2019132120 A RU2019132120 A RU 2019132120A RU 2720555 C1 RU2720555 C1 RU 2720555C1
Authority
RU
Russia
Prior art keywords
effect transistor
field
input
drain
additional
Prior art date
Application number
RU2019132120A
Other languages
Russian (ru)
Inventor
Николай Николаевич Прокопенко
Алексей Андреевич Жук
Николай Владимирович Бутырлагин
Елена Владимировна Овсепян
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Priority to RU2019132120A priority Critical patent/RU2720555C1/en
Application granted granted Critical
Publication of RU2720555C1 publication Critical patent/RU2720555C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

FIELD: radio engineering; electronics.
SUBSTANCE: invention relates to radio engineering and microelectronics and can be used in analogue microcircuits and analog-digital interfaces of sensors. Cascade comprises input field transistors, output field transistors and additional field transistors with combined sources.
EFFECT: technical result consists in creation of stably operating intermediate cascade with increased current amplification coefficients with increased voltage amplification coefficient.
4 cl, 5 dwg

Description

Предлагаемое изобретение относится к области радиотехники и микроэлектроники и может быть использовано в аналоговых микросхемах (АМ) и аналого-цифровых интерфейсах датчиков, работающих в тяжелых условиях эксплуатации (низкие температуры, проникающая радиация). The present invention relates to the field of radio engineering and microelectronics and can be used in analog microcircuits (AM) and analog-to-digital interfaces of sensors operating in severe operating conditions (low temperatures, penetrating radiation).

Одним из базовых функциональных узлов современных аналоговых микросхем, например, операционных усилителей (ОУ) и компараторов, является промежуточный каскад (ПК), обеспечивающий согласование входного дифференциального каскада и выходного буферного усилителя, который во многих случаях имеет единичный коэффициент усиления по напряжению. Для повышения симметрии в АМ на полевых транзисторах находят применение ПК на основе двух «перегнутых» каскодов [1-12] с четырьмя входами, два токовых входа которых согласованы с шиной положительного источника питания, а два других входа согласованы с шиной отрицательного источника питания. При этом в качестве входных каскадов аналоговых устройств с такими ПК используются дифференциальные усилители с четырьмя токовыми выходами – так называемый dual-input-stage [1-12]. Таким образом, в современных ОУ промежуточный каскад решает проблему обеспечения заданных коэффициентов усиления по току, что важно для многих применений. При этом достаточно перспективным для тяжелых условий эксплуатации являются ПК на полевых транзисторах с управляющим p-n переходом (JFet). В работах [13-23] показано, что на основе JFet возможно построение аналоговых микросхем, работающих в диапазоне криогенных температур и в условиях воздействия потока нейтронов и гамма-квантов. Предлагаемое устройство относится к данному классу микроэлектронных изделий. На его основе возможно построение низкотемпературных АМ с малым уровнем шумов.One of the basic functional units of modern analog microcircuits, for example, operational amplifiers (op amps) and comparators, is an intermediate stage (PC), which ensures matching of the input differential stage and the output buffer amplifier, which in many cases has a unit voltage gain. To increase the symmetry in field-effect transistor AMs, PCs are used based on two “bent” cascodes [1-12] with four inputs, two current inputs of which are matched to the bus of the positive power supply, and two other inputs are matched to the bus of the negative power source. At the same time, differential amplifiers with four current outputs, the so-called dual-input-stage [1-12], are used as input stages of analog devices with such PCs. Thus, in modern op-amps, the intermediate stage solves the problem of providing given current gain factors, which is important for many applications. At the same time, PCs with field-effect transistors with a p-n junction control (JFet) are quite promising for harsh operating conditions. It was shown in [13–23] that, based on JFet, it is possible to build analog microcircuits operating in the cryogenic temperature range and under the influence of a neutron flux and gamma rays. The proposed device relates to this class of microelectronic products. Based on it, it is possible to build low-temperature AM with a low noise level.

Ближайшим прототипом (фиг. 1) заявляемого устройства является промежуточный каскад в структуре ОУ по патенту US 8.604.878, fig.4. Он содержит (фиг. 1) первый 1 и второй 2 токовые выходы устройства, первый 3 и второй 4 входные полевые транзисторы, затворы которых объединены и подключены к источнику напряжения смещения 5, причем исток первого 3 входного полевого транзистора соединен с первым 6 токовым входом устройства и через первый 7 согласующий двухполюсник соединен с первой 8 шиной источника питания, а исток второго 4 входного полевого транзистора соединен со вторым 9 токовым входом устройства и через второй 10 согласующий двухполюсник соединен с первой 8 шиной источника питания, третий 11 и четвертый 12 входные полевые транзисторы с объединенными затворами, сток третьего 11 входного полевого транзистора соединен со стоком первого 3 входного полевого транзистора, сток четвертого 12 входного полевого транзистора соединен со стоком второго 4 входного полевого транзистора, причем исток третьего 11 входного полевого транзистора соединен с третьим 13 токовым входом устройства и через третий 14 согласующий двухполюсник соединен со второй 15 шиной источника питания, а исток четвертого 12 входного полевого транзистора соединен с четвертым 16 токовым входом устройства и через четвертый 17 согласующий двухполюсник соединен со второй 15 шиной источника питания.The closest prototype (Fig. 1) of the claimed device is an intermediate cascade in the structure of the op amp according to the patent US 8.604.878, fig.4. It contains (Fig. 1) the first 1 and second 2 current outputs of the device, the first 3 and second 4 input field-effect transistors, the gates of which are combined and connected to a bias voltage source 5, the source of the first 3 input field-effect transistor connected to the first 6 current input of the device and through the first 7 matching bipolar connected to the first 8 bus power supply, and the source of the second 4 input field-effect transistor connected to the second 9 current input of the device and through the second 10 matching bipolar connected to the first 8 bus power source, the third 11 and fourth 12 input field-effect transistors with combined gates, the drain of the third 11 input field-effect transistor is connected to the drain of the first 3 input field-effect transistor, the drain of the fourth 12 input field-effect transistor is connected to the drain of the second 4 input field-effect transistor, and the source of the third 11 input field-effect transistor is connected to the third 13 current input of the device and through third 14 matching bipolar the nickname is connected to the second 15 bus of the power source, and the source of the fourth 12 input field-effect transistor is connected to the fourth 16 current input of the device and through the fourth 17 matching bipolar connected to the second 15 bus of the power source.

Существенный недостаток известного ПК фиг. 1 состоит в том, что он имеет единичный коэффициент усиления по току со входов 6, 9, 13, 16 относительно первого 1 и второго 2 токовых выходов. Это не позволяет получить на его основе повышенные коэффициенты усиления соответствующих АМ.A significant disadvantage of the known PC of FIG. 1 consists in the fact that it has a unit current gain from inputs 6, 9, 13, 16 relative to the first 1 and second 2 current outputs. This does not allow to obtain on its basis the increased gain of the corresponding AM.

Основная задача предлагаемого изобретения состоит в создании стабильно работающего в диапазоне криогенных температур и в условиях проникающей радиации промежуточного каскада с повышенным коэффициентом усиления по току со входов 6, 9, 13, 16 к основным первому 1 и второму 2 токовым выходам. Это позволяет создавать на основе заявляемого ПК широкий спектр CJFet низкотемпературных и радиационно-стойких аналоговых устройств с повышенным коэффициентом усиления по напряжению.The main objective of the invention is to create an intermediate stage with a high current gain from inputs 6, 9, 13, 16 stably operating in the range of cryogenic temperatures and under penetrating radiation conditions to the main first 1 and second 2 current outputs. This allows you to create on the basis of the inventive PC a wide range of CJFet low-temperature and radiation-resistant analog devices with a high voltage gain.

Поставленная задача достигается тем, что в ПК фиг.1, содержащем первый 1 и второй 2 токовые выходы устройства, первый 3 и второй 4 входные полевые транзисторы, затворы которых объединены и подключены к источнику напряжения смещения 5, причем исток первого 3 входного полевого транзистора соединен с первым 6 токовым входом устройства и через первый 7 согласующий двухполюсник соединен с первой 8 шиной источника питания, а исток второго 4 входного полевого транзистора соединен со вторым 9 токовым входом устройства и через второй 10 согласующий двухполюсник соединен с первой 8 шиной источника питания, третий 11 и четвертый 12 входные полевые транзисторы с объединенными затворами, сток третьего 11 входного полевого транзистора соединен со стоком первого 3 входного полевого транзистора, сток четвертого 12 входного полевого транзистора соединен со стоком второго 4 входного полевого транзистора, причем исток третьего 11 входного полевого транзистора соединен с третьим 13 токовым входом устройства и через третий 14 согласующий двухполюсник соединен со второй 15 шиной источника питания, а исток четвертого 12 входного полевого транзистора соединен с четвертым 16 токовым входом устройства и через четвертый 17 согласующий двухполюсник соединен со второй 15 шиной источника питания, предусмотрены новые элементы и связи – в схему введены первый 18 и второй 19 дополнительные полевые транзисторы с объединенными истоками, общий узел которых связан с объединенными затворами третьего 11 и четвертого 12 входных полевых транзисторов, сток первого 18 дополнительного полевого транзистора соединен с первым 1 токовым выходом устройства, сток второго 19 дополнительного полевого транзистора подключен ко второму 2 токовому выходу устройства, затвор первого 18 дополнительного полевого транзистора соединен со стоком первого 3 входного полевого транзистора, затвор второго 19 дополнительного полевого транзистора подключен к стоку второго 4 входного полевого транзистора, объединенные истоки первого18 и второго 19 дополнительных полевых транзисторов связаны с объединенными истоками третьего 20 и четвертого 21 дополнительных полевых транзисторов через дополнительный двухполюсник 22, причем затвор третьего 20 дополнительного полевого транзистора соединен со стоком первого 3 входного полевого транзистора, затвор четвертого 21 дополнительного полевого транзистора соединен со стоком второго 4 входного полевого транзистора, сток третьего 20 дополнительного полевого транзистора подключен к первому 23 дополнительному токовому выходу устройства, а сток четвертого 21 дополнительного полевого транзистора связан со вторым 24 дополнительным токовым выходом устройства.This object is achieved in that in the PC of figure 1, containing the first 1 and second 2 current outputs of the device, the first 3 and second 4 input field-effect transistors, the gates of which are combined and connected to a bias voltage source 5, and the source of the first 3 input field-effect transistor is connected with the first 6 current input of the device and through the first 7 matching two-terminal connected to the first 8 bus of the power source, and the source of the second 4 input field-effect transistor is connected to the second 9 current input of the device and through the second 10 matching two-terminal connected to the first 8 bus of the power source, third 11 and the fourth 12 input field-effect transistors, the drain of the third 11 input field-effect transistor is connected to the drain of the first 3 input field-effect transistor, the drain of the fourth 12 input field-effect transistor is connected to the drain of the second 4 input field-effect transistor, and the source of the third 11 input field-effect transistor is connected to the third 13 current input device and through the third 14 matching two-terminal, connected to the second 15 bus of the power source, and the source of the fourth 12 input field-effect transistor connected to the fourth 16 current input of the device and through the fourth 17 matching two-terminal connected to the second 15 bus of the power source, new elements and communications are provided - in the circuit introduced the first 18 and second 19 additional field-effect transistors with combined sources, a common node of which is connected to the combined gates of the third 11 and fourth 12 input field-effect transistors, the drain of the first 18 additional field-effect transistor is connected to the first 1 current output of the device, the drain of the second 19 additional field-effect transistor connected to the second 2 current output of the device, the gate of the first 18 additional field-effect transistor is connected to the drain of the first 3 input field-effect transistor, the gate of the second 19 additional field-effect transistor is connected to the drain of the second 4 input field-effect transistor, the combined sources of the first 18 and the second 19 additional field-effect transistors are connected to the combined sources of the third 20 and fourth 21 additional field-effect transistors through an additional two-terminal 22, and the gate of the third 20 additional field-effect transistor is connected to the drain of the first 3 input field-effect transistor, the gate of the fourth 21 additional field-effect transistor is connected to the drain of the second 4 input field-effect transistor, the drain of the third 20 additional field-effect transistor is connected to the first 23 additional current output of the device, and the drain of the fourth 21 additional field-effect transistor is connected to the second 24 additional current output of the device.

На чертеже фиг. 1 показана схема ПК-прототипа, который используется в структуре ОУ по патенту US 8.604.878, fig.4. На чертеже фиг. 2 представлена схема заявляемого устройства в соответствии с п. 1 и п. 2 формулы изобретения. In the drawing of FIG. 1 shows a diagram of a PC prototype that is used in the structure of an op-amp according to US Pat. In the drawing of FIG. 2 presents a diagram of the inventive device in accordance with paragraph 1 and paragraph 2 of the claims.

На чертеже фиг. 3 приведена схема заявляемого промежуточного каскада в соответствии с п. 3 и п. 4 формулы изобретения. In the drawing of FIG. 3 shows a diagram of the claimed intermediate cascade in accordance with paragraph 3 and paragraph 4 of the claims.

На чертеже фиг. 4 показана возможная схема включения заявляемого промежуточного каскада фиг. 2 в ОУ с парафазным выходом и дифференциальным входом.In the drawing of FIG. 4 shows a possible circuit for incorporating the claimed intermediate cascade of FIG. 2 in the op-amp with a paraphase output and differential input.

На чертеже фиг. 5 приведен статический режим заявляемого промежуточного каскада фиг. 2 в среде LTSpice при t=-1970C на моделях CJFET транзисторов АО «Интеграл» (г. Минск).In the drawing of FIG. 5 shows the static mode of the claimed intermediate cascade of FIG. 2 in the LTSpice environment at t = -197 0 C on CJFET models of transistors of Integral JSC (Minsk).

Промежуточный каскад операционного усилителя с парафазным выходом на комплементарных полевых транзисторах с управляющим p-n переходом фиг. 2 содержит первый 1 и второй 2 токовые выходы устройства, первый 3 и второй 4 входные полевые транзисторы, затворы которых объединены и подключены к источнику напряжения смещения 5, причем исток первого 3 входного полевого транзистора соединен с первым 6 токовым входом устройства и через первый 7 согласующий двухполюсник соединен с первой 8 шиной источника питания, а исток второго 4 входного полевого транзистора соединен со вторым 9 токовым входом устройства и через второй 10 согласующий двухполюсник соединен с первой 8 шиной источника питания, третий 11 и четвертый 12 входные полевые транзисторы с объединенными затворами, сток третьего 11 входного полевого транзистора соединен со стоком первого 3 входного полевого транзистора, сток четвертого 12 входного полевого транзистора соединен со стоком второго 4 входного полевого транзистора, причем исток третьего 11 входного полевого транзистора соединен с третьим 13 токовым входом устройства и через третий 14 согласующий двухполюсник соединен со второй 15 шиной источника питания, а исток четвертого 12 входного полевого транзистора соединен с четвертым 16 токовым входом устройства и через четвертый 17 согласующий двухполюсник соединен со второй 15 шиной источника питания. В схему введены первый 18 и второй 19 дополнительные полевые транзисторы с объединенными истоками, общий узел которых связан с объединенными затворами третьего 11 и четвертого 12 входных полевых транзисторов, сток первого 18 дополнительного полевого транзистора соединен с первым 1 токовым выходом устройства, сток второго 19 дополнительного полевого транзистора подключен ко второму 2 токовому выходу устройства, затвор первого 18 дополнительного полевого транзистора соединен со стоком первого 3 входного полевого транзистора, затвор второго 19 дополнительного полевого транзистора подключен к стоку второго 4 входного полевого транзистора, объединенные истоки первого18 и второго 19 дополнительных полевых транзисторов связаны с объединенными истоками третьего 20 и четвертого 21 дополнительных полевых транзисторов через дополнительный двухполюсник 22, причем затвор третьего 20 дополнительного полевого транзистора соединен со стоком первого 3 входного полевого транзистора, затвор четвертого 21 дополнительного полевого транзистора соединен со стоком второго 4 входного полевого транзистора, сток третьего 20 дополнительного полевого транзистора подключен к первому 23 дополнительному токовому выходу устройства, а сток четвертого 21 дополнительного полевого транзистора связан со вторым 24 дополнительным токовым выходом устройства.The intermediate stage of the operational amplifier with a paraphase output on complementary field effect transistors with a control pn junction of FIG. 2 contains the first 1 and second 2 current outputs of the device, the first 3 and second 4 input field-effect transistors, the gates of which are combined and connected to a bias voltage source 5, the source of the first 3 input field-effect transistor connected to the first 6 current input of the device and through the first 7 matching the two-terminal device is connected to the first 8 bus of the power supply, and the source of the second 4 input field-effect transistor is connected to the second 9 current input of the device and through the second 10 matching two-terminal device is connected to the first 8 bus of the power source, the third 11 and fourth 12 input field-effect transistors with combined gates, drain the third 11 input field-effect transistor is connected to the drain of the first 3 input field-effect transistor, the drain of the fourth 12 input field-effect transistor is connected to the drain of the second 4 input field-effect transistor, and the source of the third 11 input field-effect transistor is connected to the third 13 current input of the device and through the third 14 matching two-terminal connection is connected to the second 15 bus of the power source, and the source of the fourth 12 input field-effect transistor is connected to the fourth 16 current input of the device and through the fourth 17 matching two-terminal network is connected to the second 15 bus of the power source. The first 18 and second 19 additional field-effect transistors with combined sources are introduced into the circuit, the common node of which is connected to the combined gates of the third 11 and fourth 12 input field-effect transistors, the drain of the first 18 additional field-effect transistor is connected to the first 1 current output of the device, the drain of the second 19 additional field-effect the transistor is connected to the second 2 current output of the device, the gate of the first 18 additional field-effect transistor is connected to the drain of the first 3 input field-effect transistor, the gate of the second 19 additional field-effect transistor is connected to the drain of the second 4 input field-effect transistor, the combined sources of the first18 and second 19 additional field-effect transistors are connected to the combined sources of the third 20 and fourth 21 additional field-effect transistors through an additional two-terminal 22, and the gate of the third 20 additional field-effect transistor is connected to the drain of the first 3 input field-effect transistor, the fourth gate 21 additional field-effect transistor is connected to the drain of the second 4 input field-effect transistor, the drain of the third 20 additional field-effect transistor is connected to the first 23 additional current output of the device, and the drain of the fourth 21 additional field-effect transistor is connected to the second 24 additional current output of the device.

На чертеже фиг. 2, в соответствии с п. 2 формулы изобретения, в качестве источника напряжения смещения 5 используется первая 8 шина источника питания.In the drawing of FIG. 2, in accordance with paragraph 2 of the claims, the first 8 bus of the power source is used as a bias voltage source 5.

На чертеже фиг. 3, в соответствии с п. 3 формулы изобретения, общий узел объединенных истоков первого 18 и второго 19 дополнительных полевых транзисторов связан с объединенными затворами третьего 11 и четвертого 12 входных полевых транзисторов через цепь согласования потенциалов 25, имеющую вход и выход. Такое схемотехническое решение позволяет установить заданные статические напряжения UΣ1, UΣ2 и обеспечить в конкретных схемах включения ПК симметричный режим работы по напряжениям затвор-сток транзисторов 18 и 19, а также транзисторов 20 и 21. В результате токовые выходы 1, 2 и 23, 24 могут быть подключены к следующему каскаду усиления в конкретной схеме ОУ, например, так, как показано на чертеже фиг. 4. Данное свойство ПК позволяет решить проблему построения многокаскадных операционных усилителей без применения токовых зеркал, которые являются слабым звеном современной аналоговой микросхемотехники (статические погрешности, инерционность и т.д.).In the drawing of FIG. 3, in accordance with paragraph 3 of the claims, the common node of the combined sources of the first 18 and second 19 additional field-effect transistors is connected to the combined gates of the third 11 and fourth 12 input field-effect transistors through a potential matching circuit 25 having an input and an output. Such a circuitry solution allows you to set the specified static voltage U Σ1 , U Σ2 and provide in specific PC switching circuits a symmetrical operation mode according to the gate-drain voltages of transistors 18 and 19, as well as transistors 20 and 21. As a result, current outputs 1, 2 and 23, 24 can be connected to the next amplification stage in a particular op-amp circuit, for example, as shown in FIG. 4. This property of the PC allows solving the problem of constructing multi-stage operational amplifiers without the use of current mirrors, which are a weak link in modern analog microcircuitry (static errors, inertia, etc.).

Кроме этого, на чертеже фиг. 3, в соответствии с п. 4 формулы изобретения, цепь согласования потенциалов 25 выполнена на вспомогательном транзисторе 26, затвор которого является входом цепи согласования потенциалов 25, сток подключен ко второй 15 шине источника питания, а исток является выходом цепи согласования потенциалов 25 и через токостабилизирующий двухполюсник 27 соединен с первой 8 шиной источника питания. In addition, in the drawing of FIG. 3, in accordance with paragraph 4 of the claims, the potential matching circuit 25 is made on an auxiliary transistor 26, the gate of which is the input of the potential matching circuit 25, the drain is connected to the second 15 bus of the power source, and the source is the output of the potential matching circuit 25 and through the current-stabilizing the two-terminal terminal 27 is connected to the first 8 bus of the power source.

Схема ОУ на чертеже фиг. 4 показывает оригинальную архитектуру CJFET ОУ с заявляемым ПК фиг. 2 и CJFET входным дифференциальным каскадом 28, имеющим входы 29 и 30 и реализованном на полевых транзисторах 31, 32, 33, 34. В данной схеме токовые выходы 1 и 2, а также токовые выходы 23 и 24 подключены к выходной подсхеме ОУ, содержащей резисторы 35, 36, транзисторы 37, 38, 39, 40, буферные усилители 41 и 42, имеющие потенциальные выходы 43, 44, а также резисторы 45, 46. По существу, схема фиг. 4 показывает идею построения многокаскадных CJFET ОУ, содержащих заявляемый ПК и только «перегнутые» каскоды. При этом схема ОУ фиг. 4 имеет потенциальные парафазные выходы 43, 44, которые могут (в случае необходимости) использоваться для выделения выходного синфазного сигнала ОУ и организации отрицательной обратной связи по синфазному сигналу, стабилизирующей статический режим выходной подсхемы. В качестве буферных усилителей 41 и 42 могут также применяться CJFET БУ, например, по патенту РФ 2684489. The op-amp circuit in FIG. 4 shows the original CJFET architecture of an op-amp with the claimed PC of FIG. 2 and CJFET by an input differential stage 28 having inputs 29 and 30 and implemented on field-effect transistors 31, 32, 33, 34. In this circuit, current outputs 1 and 2, as well as current outputs 23 and 24 are connected to the output subcircuit of the op-amp containing resistors 35, 36, transistors 37, 38, 39, 40, buffer amplifiers 41 and 42 having potential outputs 43, 44, as well as resistors 45, 46. Essentially, the circuit of FIG. 4 shows the idea of constructing multi-stage CJFET op-amps containing the claimed PC and only “kinked” cascodes. In this case, the op-amp circuit of FIG. 4 has potential paraphase outputs 43, 44, which can (if necessary) be used to isolate the output common-mode signal of the op-amp and organize negative feedback on the common-mode signal, stabilizing the static mode of the output subcircuit. As buffer amplifiers 41 and 42 can also be used CJFET BU, for example, according to the patent of the Russian Federation 2684489.

Схема фиг. 5, которая была получена в результате компьютерного моделирования в среде LTSpice при t=-197°C на моделях CJFET транзисторов АО «Интеграл» (г. Минск), показывает, что в заявляемой схеме обеспечивается стабильный статический режим при токах истока всех полевых транзисторов, не превышающих 100 мкА. The circuit of FIG. 5, which was obtained as a result of computer simulation in the LTSpice environment at t = -197 ° C on CJFET models of transistors of Integral JSC (Minsk), shows that the claimed circuit provides a stable static mode at the source currents of all field effect transistors, not exceeding 100 μA.

Рассмотрим работу схемы ПК фиг. 2.Consider the operation of the PC circuit of FIG. 2.

Особенность схемы фиг. 2 состоит в том, что в ней предусмотрены четыре токовых входа 6, 9, 13 и 16 и четыре токовых выхода 1, 2, 23, 24, что является одним из условий построения многокаскадных CJFET ОУ с большим усилением, в котором каждый из последующих каскадов имеет такую же структуру, как и ПК фиг. 2. При этом выходы 23, 24 согласованы с первой 8 шиной источника питания, а выходы 1 и 2 – со второй 15 шиной источника питания. A feature of the circuit of FIG. 2 consists in the fact that it provides four current inputs 6, 9, 13 and 16 and four current outputs 1, 2, 23, 24, which is one of the conditions for constructing multi-stage CJFET op amps with high gain, in which each of the subsequent stages has the same structure as the PC of FIG. 2. At the same time, outputs 23, 24 are matched with the first 8 bus of the power source, and outputs 1 and 2 with the second 15 bus of the power source.

Учитывая, что входные токи ПК фиг. 2 могут изменяться от нулевого значения до уровня статического тока в первом 7, втором 10, третьем 14 и четвертом 17 согласующих двухполюсниках, рассмотрим статический режим данной схемы при Iвх.i=0. В этом случае токи и напряжения на элементах схемы будут определяться следующими уравнениямиGiven that the input currents of the PC of FIG. 2 can vary from a zero value to the level of static current in the first 7, second 10, third 14 and fourth 17 matching two-terminal networks, we consider the static mode of this circuit at I input.i = 0. In this case, the currents and voltages on the circuit elements will be determined by the following equations

Figure 00000001
Figure 00000001

Figure 00000002
Figure 00000002

Figure 00000003
Figure 00000003

Figure 00000004
Figure 00000004

Figure 00000005
Figure 00000005

где

Figure 00000006
- статическое напряжение затвор-исток i-го полевого транзистора при заданном токе стока;Where
Figure 00000006
- gate-source static voltage of the i-th field-effect transistor at a given drain current;

Id.i – статический ток истока (стока) первого 3, второго 4, третьего 11 и четвертого 12 входных полевых транзисторов.I di - static current source (drain) of the first 3, second 4, third 11 and fourth 12 input field-effect transistors.

Статический режим по току истока третьего 20 и четвертого 21 дополнительных полевых транзисторов, а также первого 18 и второго 19 дополнительных полевых транзисторов устанавливается дополнительным двухполюсником 22, который также определяет крутизну преобразования в токи выходов 1, 2 и 23, 24 напряжения между затворами третьего 20 и четвертого 21 дополнительных полевых транзисторов, а также первого 18 и второго 19 дополнительных полевых транзисторов. The static mode of the source current of the third 20 and fourth 21 additional field-effect transistors, as well as the first 18 and second 19 additional field-effect transistors, is set by an additional two-terminal 22, which also determines the steepness of the conversion of voltage outputs 1, 2 and 23, 24 between the gates of the third 20 and the fourth 21 additional field effect transistors, as well as the first 18 and second 19 additional field effect transistors.

Токовые выходы 23 и 24 ПК могут использоваться для обеспечения заданного Ку в последующих каскадах ОУ. Пример такого решения показан на чертеже фиг. 4.The current outputs 23 and 24 of the PC can be used to provide a given Ku in the subsequent stages of the op-amp. An example of such a solution is shown in the drawing of FIG. 4.

Для обеспечения идентичных статических напряжений затвор-сток транзисторов 20 и 21 первой дифференциальной пары и напряжений затвор-сток транзисторов 18, 19 второй дифференциальной пары в схеме фиг. 3 введена цепь согласования потенциалов 25. За счет рационального выбора тока через токостабилизирующий двухполюсник 27 можно изменять статическое напряжение в узлах Σ1, Σ2 относительно общей шины. В частном случае в схеме фиг. 3 можно обеспечить UΣ1=UΣ2≈0, что дает полную симметрию статических напряжений на выходах 23, 24 и выходах 1, 2 относительно общей шины.In order to ensure identical static gate-drain voltages of transistors 20 and 21 of the first differential pair and gate-drain voltages of transistors 18, 19 of the second differential pair in the circuit of FIG. 3, a potential matching circuit 25 is introduced. Due to the rational choice of current through the current-stabilizing two-terminal terminal 27, it is possible to change the static voltage at the nodes Σ 1 , Σ 2 relative to the common bus. In the particular case in the circuit of FIG. 3, it is possible to provide U Σ1 = U Σ2 ≈0, which gives the full symmetry of static voltages at outputs 23, 24 and outputs 1, 2 relative to the common bus.

Результаты компьютерного моделирования в диапазоне криогенных температур статического режима заявляемого ПК фиг. 2, представленные на чертеже фиг. 5, показывают, что полевые транзисторы рассматриваемой схемы работают при токах стока, не превышающих 100 мкА. Это является важным условием обеспечения малого энергопотребления АМ при низких температурах.The results of computer simulation in the range of cryogenic temperatures of the static mode of the inventive PC of FIG. 2 shown in FIG. 5 show that field-effect transistors of the considered circuit operate at drain currents not exceeding 100 μA. This is an important condition for ensuring low AM power consumption at low temperatures.

Таким образом, заявляемый промежуточный каскад обладает существенными преимуществами в сравнении с прототипом.Thus, the claimed intermediate cascade has significant advantages in comparison with the prototype.

БИБЛИОГРАФИЧЕСКИЙ СПИСОКBIBLIOGRAPHIC LIST

1. Патент US 8.604.878, fig.4, 2008 г.1. Patent US 8.604.878, fig. 4, 2008.

2. Патент US 6.628.168, fig.2, 2003г. 2. Patent US 6.628.168, fig.2, 2003.

3. Патент US 6.265.941, fig.3, 2001г.3. Patent US 6.265.941, fig. 3, 2001.

4. Патент US 6.956.434, fig.1, 2005г.4. Patent US 6.956.434, fig. 1, 2005.

5. Патент US 6.628.162, fig. 2, 2003 г.5. Patent US 6.628.162, fig. 2, 2003

6. Патент US 6.956.434, fig. 1, 2005 г.6. US patent 6.956.434, fig. 1, 2005

7. Патент US 6.265.941, fig. 3, 2001 г.7. US Pat. No. 6,265,941, fig. 3, 2001

8. Патент US 7.030.696, fig.1, fig. 4, 2006 г.8. Patent US 7.030.696, fig. 1, fig. 4, 2006

9. Патентная заявка US 2004/0080369, fig. 1, 2004 г. 9. Patent application US 2004/0080369, fig. 1, 2004

10. Патентная заявка US 2004/0090268, 2004 г. 10. Patent application US 2004/0090268, 2004

11. Патент US 5.805.021, fig. 1, 1998 г. 11. Patent US 5.805.021, fig. 1, 1998

12. Патент US 6.690.894, fig. 1, 2004 г. 12. US patent 6.690.894, fig. 1, 2004

13. Дворников О.В., Прокопенко Н.Н., Пахомов И.В., Игнашин А.А., and Бугакова А.В.. "Прецизионный радиационно-стойкий BiJFet операционный усилитель для низкотемпературных аналоговых интерфейсов датчиков" Глобальная ядерная безопасность, № 1 (22), 2017, С. 36-45.13. Dvornikov OV, Prokopenko NN, Pakhomov IV, Ignashin AA, and Bugakova AV. "Precision radiation-resistant BiJFet operational amplifier for low-temperature analog sensor interfaces" Global nuclear safety , No. 1 (22), 2017, S. 36-45.

14. O. V. Dvornikov, N. N. Prokopenko, A. V. Bugakova, V. A. Tchekhovski and I. V. Maliy, "Cryogenic Operational Amplifier on Complementary JFETs," 2018 IEEE East-West Design & Test Symposium (EWDTS), Kazan, 2018, pp. 1-5. doi: 10.1109/EWDTS.2018.852464014. O. V. Dvornikov, N. N. Prokopenko, A. V. Bugakova, V. A. Tchekhovski and I. V. Maliy, "Cryogenic Operational Amplifier on Complementary JFETs," 2018 IEEE East-West Design & Test Symposium (EWDTS), Kazan, 2018, pp. 1-5. doi: 10.1109 / EWDTS.2018.8524640

15. K. O. Petrosyants, M. R. Ismail-zade, L. M. Sambursky, O. V. Dvornikov, B. G. Lvov and I. A. Kharitonov, "Automation of parameter extraction procedure for Si JFET SPICE model in the −200…+110°C temperature range," 2018 Moscow Workshop on Electronic and Networking Technologies (MWENT), Moscow, 2018, pp. 1-5. doi: 10.1109/MWENT.2018.8337212M. 15. KO Petrosyants, MR Ismailzade, LM Sambursky, OV Dvornikov, BG Lvov and IA Kharitonov, "Automation of parameter extraction procedure for Si JFET SPICE model in the −200 ... + 110 ° C temperature range," 2018 Moscow Workshop on Electronic and Networking Technologies (MWENT), Moscow, 2018, pp. 1-5. doi: 10.1109 / MWENT.2018.8337212M.

16. O. V. Dvornikov, N. N. Prokopenko, I. V. Pakhomov and A. V. Bugakova, "The analog array chip AC-1.3 for the tasks of tool engineering in conditions of cryogenic temperature, neutron flux and cumulative radiation dose effects," 2016 IEEE East-West Design & Test Symposium (EWDTS), Yerevan, 2016, pp. 1-4. doi: 10.1109/EWDTS.2016.780772416. OV Dvornikov, NN Prokopenko, IV Pakhomov and AV Bugakova, "The analog array chip AC-1.3 for the tasks of tool engineering in conditions of cryogenic temperature, neutron flux and cumulative radiation dose effects," 2016 IEEE East-West Design & Test Symposium (EWDTS), Yerevan, 2016, pp. 1-4. doi: 10.1109 / EWDTS.2016.7807724

17. Citterio, S. Rescia and V. Radeka, "Radiation effects at cryogenic temperatures in Si-JFET, GaAs MESFET, and MOSFET devices," in IEEE Transactions on Nuclear Science, vol. 42, no. 6, pp. 2266-2270, Dec. 1995. doi: 10.1109/23.48942517. Citterio, S. Rescia and V. Radeka, "Radiation effects at cryogenic temperatures in Si-JFET, GaAs MESFET, and MOSFET devices," in IEEE Transactions on Nuclear Science, vol. 42, no. 6, pp. 2266-2270, Dec. 1995. doi: 10.1109 / 23.489425

18. M. Citterio, S. Rescia and V. Radeka, "A study of low noise JFETs exposed to large doses of gamma-rays and neutrons," IEEE Conference on Nuclear Science Symposium and Medical Imaging, Orlando, FL, USA, 1992, pp. 794-796 vol.2. doi: 10.1109/NSSMIC.1992.30142818. M. Citterio, S. Rescia and V. Radeka, "A study of low noise JFETs exposed to large doses of gamma-rays and neutrons," IEEE Conference on Nuclear Science Symposium and Medical Imaging, Orlando, FL, USA, 1992 , pp. 794-796 vol. 2. doi: 10.1109 / NSSMIC.1992.301428

19. W. Buttler, B. J. Hosticka, G. Lutz and P. F. Manfredi, "A JFET-CMOS radiation-tolerant charge-sensitive preamplifier," in IEEE Journal of Solid-State Circuits, vol. 25, no. 4, pp. 1022-1024, Aug. 1990. doi: 10.1109/4.5829919. W. Buttler, B. J. Hosticka, G. Lutz and P. F. Manfredi, "A JFET-CMOS radiation-tolerant charge-sensitive preamplifier," in IEEE Journal of Solid-State Circuits, vol. 25, no. 4, pp. 1022-1024, Aug. 1990. doi: 10.1109 / 4.58299

20. A. Pullia, F. Zocca, S. Riboldi, D. Budjas, A. D'Andragora and C. Cattadori, "Cryogenic Performance of a Low-Noise JFET-CMOS Preamplifier for HPGe Detectors," in IEEE Transactions on Nuclear Science, vol. 57, no. 2, pp. 737-742, April 2010. doi: 10.1109/TNS.2009.203869720. A. Pullia, F. Zocca, S. Riboldi, D. Budjas, A. D'Andragora and C. Cattadori, "Cryogenic Performance of a Low-Noise JFET-CMOS Preamplifier for HPGe Detectors," in IEEE Transactions on Nuclear Science, vol. 57, no. 2, pp. 737-742, April 2010. doi: 10.1109 / TNS.2009.2038697

21. T. S. Jung, H. Guckel, J. Seefeldt, G. Ott and Y. C. Ahn, "A fully integrated, monolithic, cryogenic charge sensitive preamplifier using N-channel JFETs and polysilicon resistors," in IEEE Transactions on Nuclear Science, vol. 41, no. 4, pp. 1240-1245, Aug. 1994. doi: 10.1109/23.32289221. T. S. Jung, H. Guckel, J. Seefeldt, G. Ott and Y. C. Ahn, "A fully integrated, monolithic, cryogenic charge sensitive preamplifier using N-channel JFETs and polysilicon resistors," in IEEE Transactions on Nuclear Science, vol. 41, no. 4, pp. 1240-1245, Aug. 1994. doi: 10.1109 / 23.322892

22. A. D'Andragora et al., "Spectroscopic performances of the GERDA cryogenic Charge Sensitive Amplifier based on JFET-CMOS ASIC, coupled to germanium detectors," 2009 IEEE Nuclear Science Symposium Conference Record (NSS/MIC), Orlando, FL, 2009, pp. 396-400. doi: 10.1109/NSSMIC.2009.540167822. A. D'Andragora et al., "Spectroscopic performances of the GERDA cryogenic Charge Sensitive Amplifier based on JFET-CMOS ASIC, coupled to germanium detectors," 2009 IEEE Nuclear Science Symposium Conference Record (NSS / MIC), Orlando, FL , 2009, pp. 396-400. doi: 10.1109 / NSSMIC.2009.5401678

23. D. M. Long, "Transient radiation response of jfets and misfets at cryogenic temperatures," in IEEE Transactions on Nuclear Science, vol. 21, no. 6, pp. 119-123, Dec. 1974. doi: 10.1109/TNS.1974.649891523. D. M. Long, "Transient radiation response of jfets and misfets at cryogenic temperatures," in IEEE Transactions on Nuclear Science, vol. 21, no. 6, pp. 119-123, Dec. 1974. doi: 10.1109 / TNS.1974.6498915

Claims (4)

1. Промежуточный каскад операционного усилителя с парафазным выходом на комплементарных полевых транзисторах с управляющим p-n переходом, содержащий первый (1) и второй (2) токовые выходы устройства, первый (3) и второй (4) входные полевые транзисторы, затворы которых объединены и подключены к источнику напряжения смещения (5), причем исток первого (3) входного полевого транзистора соединен с первым (6) токовым входом устройства и через первый (7) согласующий двухполюсник соединен с первой (8) шиной источника питания, а исток второго (4) входного полевого транзистора соединен со вторым (9) токовым входом устройства и через второй (10) согласующий двухполюсник соединен с первой (8) шиной источника питания, третий (11) и четвертый (12) входные полевые транзисторы с объединенными затворами, сток третьего (11) входного полевого транзистора соединен со стоком первого (3) входного полевого транзистора, сток четвертого (12) входного полевого транзистора соединен со стоком второго (4) входного полевого транзистора, причем исток третьего (11) входного полевого транзистора соединен с третьим (13) токовым входом устройства и через третий (14) согласующий двухполюсник соединен со второй (15) шиной источника питания, а исток четвертого (12) входного полевого транзистора соединен с четвертым (16) токовым входом устройства и через четвертый (17) согласующий двухполюсник соединен со второй (15) шиной источника питания, отличающийся тем, что в схему введены первый (18) и второй (19) дополнительные полевые транзисторы с объединенными истоками, общий узел которых связан с объединенными затворами третьего (11) и четвертого (12) входных полевых транзисторов, сток первого (18) дополнительного полевого транзистора соединен с первым (1) токовым выходом устройства, сток второго (19) дополнительного полевого транзистора подключен ко второму (2) токовому выходу устройства, затвор первого (18) дополнительного полевого транзистора соединен со стоком первого (3) входного полевого транзистора, затвор второго (19) дополнительного полевого транзистора подключен к стоку второго (4) входного полевого транзистора, объединенные истоки первого (18) и второго (19) дополнительных полевых транзисторов связаны с объединенными истоками третьего (20) и четвертого (21) дополнительных полевых транзисторов через дополнительный двухполюсник (22), причем затвор третьего (20) дополнительного полевого транзистора соединен со стоком первого (3) входного полевого транзистора, затвор четвертого (21) дополнительного полевого транзистора соединен со стоком второго (4) входного полевого транзистора, сток третьего (20) дополнительного полевого транзистора подключен к первому (23) дополнительному токовому выходу устройства, а сток четвертого (21) дополнительного полевого транзистора связан со вторым (24) дополнительным токовым выходом устройства.1. An intermediate stage of an operational amplifier with a paraphase output on complementary field effect transistors with a control pn junction, containing the first (1) and second (2) current outputs of the device, the first (3) and second (4) input field effect transistors, the gates of which are connected and connected to the bias voltage source (5), the source of the first (3) input field-effect transistor connected to the first (6) current input of the device and through the first (7) matching two-terminal connected to the first (8) bus of the power source, and the source of the second (4) the input field-effect transistor is connected to the second (9) current input of the device and through the second (10) matching two-terminal connected to the first (8) bus of the power source, the third (11) and fourth (12) input field-effect transistors with integrated gates, the drain of the third (11 ) the input field-effect transistor is connected to the drain of the first (3) input field-effect transistor, the drain of the fourth (12) input field-effect transistor is connected to the drain of the second (4) input about the field-effect transistor, the source of the third (11) input field-effect transistor connected to the third (13) current input of the device and through the third (14) matching two-terminal connected to the second (15) bus of the power source, and the source of the fourth (12) input field-effect transistor with the fourth (16) current input of the device and through the fourth (17) matching bipolar connected to the second (15) bus of the power source, characterized in that the first (18) and second (19) additional field-effect transistors with combined sources are introduced into the circuit the node of which is connected to the combined gates of the third (11) and fourth (12) input field-effect transistors, the drain of the first (18) additional field-effect transistor is connected to the first (1) current output of the device, the drain of the second (19) additional field-effect transistor is connected to the second (2 ) the current output of the device, the gate of the first (18) additional field-effect transistor is connected to the drain of the first (3) input field-effect transistor, the gate of the second (19) additional field effect transistor is connected to the drain of the second (4) input field effect transistor, the combined sources of the first (18) and second (19) additional field effect transistors are connected to the combined sources of the third (20) and fourth (21) additional field effect transistors additional two-terminal (22), and the gate of the third (20) additional field-effect transistor is connected to the drain of the first (3) input field-effect transistor, the gate of the fourth (21) additional field-effect transistor is connected to the drain of the second (4) input field-effect transistor, the drain of the third (20) an additional field-effect transistor is connected to the first (23) additional current output of the device, and the drain of the fourth (21) additional field-effect transistor is connected to the second (24) additional current output of the device. 2. Промежуточный каскад операционного усилителя с парафазным выходом на комплементарных полевых транзисторах с управляющим p-n переходом по п.1, отличающийся тем, что в качестве источника напряжения смещения (5) используется первая (8) шина источника питания.2. The intermediate stage of the operational amplifier with a paraphase output on complementary field effect transistors with a pn junction control according to claim 1, characterized in that the first (8) power supply bus is used as a bias voltage source (5). 3. Промежуточный каскад операционного усилителя с парафазным выходом на комплементарных полевых транзисторах с управляющим p-n переходом по п.1, отличающийся тем, что общий узел объединенных истоков первого (18) и второго (19) дополнительных полевых транзисторов связан с объединенными затворами третьего (11) и четвертого (12) входных полевых транзисторов через цепь согласования потенциалов (25), имеющую вход и выход.3. The intermediate stage of the operational amplifier with a paraphase output on complementary field-effect transistors with a control pn junction according to claim 1, characterized in that the common node of the combined sources of the first (18) and second (19) additional field-effect transistors is connected with the combined gates of the third (11) and a fourth (12) input field-effect transistor via a potential matching circuit (25) having an input and an output. 4. Промежуточный каскад операционного усилителя с парафазным выходом на комплементарных полевых транзисторах с управляющим p-n переходом по п.2, отличающийся тем, что цепь согласования потенциалов (25) выполнена на вспомогательном транзисторе (26), затвор которого является входом цепи согласования потенциалов (25), сток подключен ко второй (15) шине источника питания, а исток является выходом цепи согласования потенциалов (25) и через токостабилизирующий двухполюсник (27) соединен с первой (8) шиной источника питания.4. The intermediate stage of the operational amplifier with a paraphase output on complementary field effect transistors with a control pn junction according to claim 2, characterized in that the potential matching circuit (25) is made on an auxiliary transistor (26), the gate of which is an input to the potential matching circuit (25) , the drain is connected to the second (15) bus of the power source, and the source is the output of the potential matching circuit (25) and is connected to the first (8) bus of the power source through a current-stabilizing two-terminal device (27).
RU2019132120A 2019-10-11 2019-10-11 Intermediate cascade of operational amplifier with paraphrase output on complementary field transistors with control p-n junction RU2720555C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2019132120A RU2720555C1 (en) 2019-10-11 2019-10-11 Intermediate cascade of operational amplifier with paraphrase output on complementary field transistors with control p-n junction

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2019132120A RU2720555C1 (en) 2019-10-11 2019-10-11 Intermediate cascade of operational amplifier with paraphrase output on complementary field transistors with control p-n junction

Publications (1)

Publication Number Publication Date
RU2720555C1 true RU2720555C1 (en) 2020-05-12

Family

ID=70735098

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2019132120A RU2720555C1 (en) 2019-10-11 2019-10-11 Intermediate cascade of operational amplifier with paraphrase output on complementary field transistors with control p-n junction

Country Status (1)

Country Link
RU (1) RU2720555C1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7030696B2 (en) * 2004-02-24 2006-04-18 Fujitsu Limited Differential amplifier and semiconductor device
RU2419197C1 (en) * 2010-02-02 2011-05-20 Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") Differential amplifier with increased amplification factor as to voltage
US20130249639A1 (en) * 2012-03-23 2013-09-26 Egalax_Empia Technology Inc. Folded cascode amplifier with an enhanced slew rate
RU2624565C1 (en) * 2016-02-11 2017-07-04 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Instrument amplifier for work at low temperatures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7030696B2 (en) * 2004-02-24 2006-04-18 Fujitsu Limited Differential amplifier and semiconductor device
RU2419197C1 (en) * 2010-02-02 2011-05-20 Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") Differential amplifier with increased amplification factor as to voltage
US20130249639A1 (en) * 2012-03-23 2013-09-26 Egalax_Empia Technology Inc. Folded cascode amplifier with an enhanced slew rate
RU2624565C1 (en) * 2016-02-11 2017-07-04 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Instrument amplifier for work at low temperatures

Similar Documents

Publication Publication Date Title
RU2688225C1 (en) Differential amplifier on complementary field-effect transistors with control p-n junction
Dvornikov et al. The differential and differential difference operational amplifiers of sensor systems based on bipolar-field technological process AGAMC
RU2710917C1 (en) Analogue microcircuit output cascade on complementary field-effect transistors with control p-n junction
RU2741056C1 (en) Radiation-resistant and low-temperature operational amplifier on complementary field-effect transistors
RU2677401C1 (en) Bipolar-field buffer amplifier
RU2712411C1 (en) Operational amplifier cjfet intermediate stage with paraphase current output
RU2720555C1 (en) Intermediate cascade of operational amplifier with paraphrase output on complementary field transistors with control p-n junction
RU2710847C1 (en) Differential cascade of ab class on complementary field transistors with control p-n junction for operation in low temperature conditions
RU2712414C1 (en) Differential cascade on complementary field-effect transistors with control p-n junction of class ab with variable voltage of restriction of pass characteristic
RU2736412C1 (en) Differential amplifier based on complementary field-effect transistors with control p-n junction
RU2624585C1 (en) Low temperature radiation resistant multidifferencial operation amplifier
RU2687161C1 (en) Buffer amplifier for operation at low temperatures
RU2741055C1 (en) Operational amplifier with "floating" input differential cascade on complementary field-effect transistors with control p-n junction
RU2711350C1 (en) Reference current source for stabilization of static mode of operational amplifiers at low temperatures
RU2712416C1 (en) Input differential cascade on complementary field-effect transistors for operation at low temperatures
RU2710846C1 (en) Composite transistor based on complementary field-effect transistors with control p-n junction
RU2684473C1 (en) Differential cascade on complementary field-effect transistors
Prokopenko et al. CJFET Op-Amp without Current Mirrors for Low Temperature Applications
RU2621289C1 (en) Two-stage differential operational amplifier with higher gain
RU2740306C1 (en) Differential cascade of ab class with nonlinear parallel channel
Prokopenko et al. The radiation-hardened BiJFet differential amplifiers with negative current feedback on the common-mode signal
Dvornikov et al. Methodology of Circuit Modeling of Charge-Sensitive Amplifiers Based on Wide-Band-Gap (GaAs, GaN) D-FETs
RU2770916C1 (en) Operational amplifier on complementary field-effect transistors
RU2746888C1 (en) Differential stage on complete field transistors with increased temperature stability of the static mode
RU2416152C1 (en) Differential operating amplifier