RU2710846C1 - Composite transistor based on complementary field-effect transistors with control p-n junction - Google Patents

Composite transistor based on complementary field-effect transistors with control p-n junction Download PDF

Info

Publication number
RU2710846C1
RU2710846C1 RU2019126286A RU2019126286A RU2710846C1 RU 2710846 C1 RU2710846 C1 RU 2710846C1 RU 2019126286 A RU2019126286 A RU 2019126286A RU 2019126286 A RU2019126286 A RU 2019126286A RU 2710846 C1 RU2710846 C1 RU 2710846C1
Authority
RU
Russia
Prior art keywords
field
effect transistor
gate
source
drain
Prior art date
Application number
RU2019126286A
Other languages
Russian (ru)
Inventor
Николай Николаевич Прокопенко
Дмитрий Геннадьевич Дроздов
Алексей Андреевич Жук
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Priority to RU2019126286A priority Critical patent/RU2710846C1/en
Application granted granted Critical
Publication of RU2710846C1 publication Critical patent/RU2710846C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits

Abstract

FIELD: microelectronics.SUBSTANCE: disclosed is a composite transistor based on complementary field-effect transistors with a control p-n junction, which comprises gate (1), source (2) and device drain (3), first (4) field-effect transistor, gate of which is connected to device gate (1), second (5) field-effect transistor, drain of which is connected to drain (3) of device. First (4) field-effect transistor and second (5) field-effect transistor have different types of channels, the drain of first (4) field-effect transistor is connected to source (2) of the device, its source is connected to the source of second (5) field-effect transistor, and the gate of second (5) field-effect transistor) of the field-effect transistor is connected to source (2) of the device.EFFECT: design of a composite transistor on complementary transistors, which in its gate transfer characteristics is similar to a CMOS field-effect transistor, id est has characteristic zone of closed state at gate-source voltage not exceeding threshold voltage.7 cl, 14 dwg

Description

Изобретение относится к области микроэлектроники и может быть использовано в качестве активного элемента (трехполюсника) в различных аналоговых устройствах (операционных усилителях, усилителях мощности, драйверах линий связи и т.п.), допускающих работу в условиях воздействия проникающей радиации и низких температур.The invention relates to the field of microelectronics and can be used as an active element (three-terminal) in various analog devices (operational amplifiers, power amplifiers, communication line drivers, etc.) that can work under conditions of penetrating radiation and low temperatures.

В современной микроэлектронике находят применение так называемые отставные транзисторы (СТ), которые содержат несколько элементарных транзисторов, в том числе с разными принципами работы [1-9]. Такое схемотехническое решение рекомендуется использовать в том случае, когда элементарные транзисторы не позволяют самостоятельно обеспечить то или иное требуемое качество, например, большое усиление по току (схема Дарлингтона, схема Линна, схема Шиклая), более широкий частотный диапазон (каскодные СТ, СТ с компенсацией емкости коллектор-база), повышенное выходное сопротивление (каскодные СТ), улучшенный коэффициент ослабления входных синфазных сигналов (СТ со «следящим» питанием), повышенные рабочие напряжения (последовательное включение элементарных транзисторов), повышенный уровень максимального тока стока (параллельное включение нескольких элементарных транзисторов) и т.п. [7-9]. Данные схемотехнические приемы [1-9,11,12] являются основой современной микросхемотехники [7].In modern microelectronics, the so-called retired transistors (CT) are used, which contain several elementary transistors, including those with different operating principles [1-9]. This circuitry solution is recommended to be used in the case when elementary transistors do not allow to independently provide one or another required quality, for example, large current gain (Darlington circuit, Lynn circuit, Shiklai circuit), wider frequency range (cascode CT, CT with compensation collector-base capacitance), increased output impedance (cascode CT), improved attenuation coefficient of input common-mode signals (CT with "tracking" power supply), increased operating voltages (sequential on ix elementary transistors), increased the maximum current flow (parallel connection of several elementary transistors), etc. [7-9]. These circuitry techniques [1-9,11,12] are the basis of modern microcircuitry [7].

Для решения задач космического приборостроения (низкие температуры, проникающая радиация) перспективно использование полевых транзисторов с управляющим pn-переходом (JFet) [10], которые также обеспечивают низкий уровень шумов. Однако, в активном режиме, JFet обладают «не удобной» полярностью напряжений между затвором и истоком, которая противоположна по знаку напряжению между стоком и истоком. Указанные выше особенности JFet транзисторов не позволяют применять в аналоговой микроэлектронике известные схемотехнические решения СТ [7], которые эффективны для КМОП и биполярных транзисторов.To solve the problems of space instrumentation (low temperatures, penetrating radiation), the use of field-effect transistors with a control pn junction (JFet) [10], which also provide a low noise level, is promising. However, in the active mode, JFet have a "not convenient" voltage polarity between the gate and the source, which is opposite in sign to the voltage between the drain and the source. The above features of JFet transistors do not allow the use of well-known CT circuit solutions in analog microelectronics [7], which are effective for CMOS and bipolar transistors.

Ближайшим прототипом заявляемого устройства является составной транзистор (фиг. 1), представленный в патенте US 5065043, fig. 1A, fig. 2A, 1991 г. Он содержит затвор 1, исток 2 и сток 3 устройства, первый 4 полевой транзистор, затвор которого подключен к затвору 1 устройства, второй 5 полевой транзистор, сток которого соединен со стоком 3 устройства.The closest prototype of the claimed device is a composite transistor (Fig. 1), presented in patent US 5065043, fig. 1A, fig. 2A, 1991. It contains a gate 1, a source 2 and a drain 3 of the device, a first 4 field-effect transistor, the gate of which is connected to the gate 1 of the device, and a second 5 field-effect transistor, the drain of which is connected to the drain 3 of the device.

Основная задача предполагаемого изобретения состоит в создании составного транзистора (трехполюсника) на комплементарных (CJFet) транзисторах, который по своим стоко-затворным (UGS) характеристикам подобен КМОП полевому транзистоу, т.е. имеет характерную зону закрытого состояния при напряжении затвор-исток не превышающем пороговое напряжение (Uп), а при напряжении UGS на эквивалентном затворе 1 устройства, превышающем Uп, переходит в активный режим и может использоваться в задачах аналогового усиления сигналов при управлении по цепи затвора 1. При этом относительно эквивалентного вывода стока 3 устройства сигнал в заявляемом СТ не инвертируется.The main objective of the proposed invention is to create a composite transistor (three-terminal) on complementary (CJFet) transistors, which in its gate-to-gate (U GS ) characteristics is similar to a CMOS field-effect transistor, i.e. has a characteristic zone of a closed state when the gate-source voltage does not exceed the threshold voltage (Uп), and when the voltage U GS on the equivalent gate 1 of the device exceeds Uп, it goes into active mode and can be used in tasks of analog signal amplification when controlled by gate circuit 1 . Moreover, with respect to the equivalent output terminal 3 of the device, the signal in the claimed CT is not inverted.

Поставленная задача достигается тем, что в схеме составного транзистора-прототипа фиг. 1, содержащего затвор 1, исток 2 и сток 3 устройства, первый 4 полевой транзистор, затвор которого подключен к затвору 1 устройства, второй 5 полевой транзистор, сток которого соединен со стоком 3 устройства, предусмотрены новые элементы и связи между ними – первый 4 полевой транзистор и второй 5 полевой транзистор имеют разные типы каналов (p и n), сток первого 4 полевого транзистора соединен с истоком 2 устройства, его исток соединен с истоком второго 5 полевого транзистора, а затвор второго 5 полевого транзисторов соединен с истоком 2 устройства.The problem is achieved in that in the circuit of the composite transistor of the prototype of FIG. 1, containing the gate 1, source 2 and drain 3 of the device, the first 4 field-effect transistor, the gate of which is connected to the gate 1 of the device, the second 5 field-effect transistor, the drain of which is connected to the drain 3 of the device, new elements are provided and the connections between them - the first 4 field the transistor and the second 5 field-effect transistor have different types of channels (p and n), the drain of the first 4 field-effect transistor is connected to the source 2 of the device, its source is connected to the source of the second 5 field-effect transistor, and the gate of the second 5 field-effect transistor is connected to the source 2 of the device.

На чертеже фиг. 1 представлена схема составного транзистора-прототипа, а на чертеже фиг. 2 – заявляемая схема СТ в соответствии с п. 1 и п. 2 формулы изобретения.In the drawing of FIG. 1 is a diagram of a composite prototype transistor, and in the drawing of FIG. 2 - the claimed scheme ST in accordance with paragraph 1 and paragraph 2 of the claims.

На чертеже фиг. 3 показана схема составного транзистора в соответствии с п. 3 формулы изобретения. Здесь в схему введен второй 9 двухполюсник нагрузки, первый 4 полевой транзистор имеет n-канал, а второй 5 полевой транзистор – p-канал.In the drawing of FIG. 3 shows a circuit of a composite transistor in accordance with paragraph 3 of the claims. Here, the second 9 two-terminal load is introduced into the circuit, the first 4 field-effect transistor has an n-channel, and the second 5 field-effect transistor has a p-channel.

На чертеже фиг. 4 приведена заявляемая схема составного транзистора, которая также соответствует п. 3 формулы изобретения для случая, когда первый (4) полевой транзистор имеет p-канал, а второй (5) полевой транзистор – n-канал.In the drawing of FIG. 4 shows the inventive circuit of a composite transistor, which also corresponds to paragraph 3 of the claims for the case when the first (4) field-effect transistor has a p-channel and the second (5) field-effect transistor has an n-channel.

На чертеже фиг. 5 представлена схема составного транзистора в соответствии с п. 4 и п. 5 формулы изобретения.In the drawing of FIG. 5 is a diagram of a composite transistor in accordance with paragraph 4 and paragraph 5 of the claims.

На чертеже фиг. 6 показана схема составного транзистора в соответствии с п. 6 формулы изобретения.In the drawing of FIG. 6 shows a circuit of a composite transistor in accordance with paragraph 6 of the claims.

На чертеже фиг. 7 приведен пример построения дифференциального каскада на основе двух составных транзисторов фиг. 6.In the drawing of FIG. 7 shows an example of constructing a differential stage based on two composite transistors of FIG. 6.

На чертеже фиг. 8 приведена схема заявляемого составного транзистора в соответствии с п. 7 формулы изобретения.In the drawing of FIG. 8 shows a diagram of the inventive composite transistor in accordance with paragraph 7 of the claims.

На чертеже фиг. 9 показан статический режим составного транзистора фиг. 2 в среде компьютерного моделирования LTSpice при нулевом (относительно общей шины) напряжении U0G на затворе 1 устройства (в соответствии с п. 1 формулы изобретения) и температуре окружающий среды 27°C.In the drawing of FIG. 9 shows the static mode of the composite transistor of FIG. 2 in the LTSpice computer simulation environment at zero (relative to the common bus) voltage U 0G on the gate 1 of the device (in accordance with paragraph 1 of the claims) and an ambient temperature of 27 ° C.

На чертеже фиг. 10 представлены стоко-затворные характеристики составного транзистора фиг. 9 в среде LTSpice при t=27°C, t=-197°C и напряжениях питания Eп= ±5В.In the drawing of FIG. 10 shows the gate-gate characteristics of the composite transistor of FIG. 9 in the LTSpice environment at t = 27 ° C, t = -197 ° C and supply voltages Ep = ± 5V.

На чертеже фиг. 11 показаны стоко-затворные характеристики составного транзистора фиг. 9 в среде LTSpice при t=27°C, t=-197°C, при напряжениях питания Eп= ±5В и четырех параллельно включенных JFet транзисторах в структуре J1 и J2.In the drawing of FIG. 11 shows the gate-gate characteristics of the composite transistor of FIG. 9 in the LTSpice environment at t = 27 ° C, t = -197 ° C, at supply voltages Ep = ± 5V and four parallel-connected JFet transistors in the structure J1 and J2.

На чертеже фиг. 12 приведен статический режим дифференциального каскада фиг. 7 на основе двух составных транзисторов фиг. 6 при смещении входов ДК (in.1, in.2) относительно общей шины на величину V5=4,5В и температуре -197 °C. In the drawing of FIG. 12 shows the static mode of the differential stage of FIG. 7 based on two composite transistors of FIG. 6 when the DC inputs are displaced (in.1, in.2) relative to the common bus by V5 = 4.5V and a temperature of -197 ° C.

На чертеже фиг. 13 показана проходная характеристика дифференциального каскада фиг. 12 (Iвых.=f(Uвх)) при температуре -197°C.In the drawing of FIG. 13 shows the flow characteristic of the differential stage of FIG. 12 (I out. = F (U in )) at a temperature of -197 ° C.

На чертеже фиг. 14 представлены стоко-затворные характеристики составного транзистора фиг. 8 в среде LTSpice при t=27°C, t=-197°C и напряжениях питания Eп=±5В.In the drawing of FIG. 14 shows the gate-gate characteristics of the composite transistor of FIG. 8 in the LTSpice environment at t = 27 ° C, t = -197 ° C and supply voltages Ep = ± 5V.

Составной транзистор на основе комплементарных полевых транзисторов с управляющим p-n переходом фиг. 2, содержит затвор 1, исток 2 и сток 3 устройства, первый 4 полевой транзистор, затвор которого подключен к затвору 1 устройства, второй 5 полевой транзистор, сток которого соединен со стоком 3 устройства. Первый 4 полевой транзистор и второй 5 полевой транзистор имеют разные типы каналов. Сток первого 4 полевого транзистора соединен с истоком 2 устройства, его исток связан с истоком второго 5 полевого транзистора, а затвор второго 5 полевого транзисторов соединен с истоком 2 устройства. Таким образом, СТ фиг. 2 является трехполюсником, к выводам которого (затвору 1, истоку 2 и стоку 3 устройства) могут подключатся различные пассивные элементы (резисторы, конденсаторы и т.п.), которые совместно с СТ образуют конкретную электронную схему на основе заявляемого СТ.A composite transistor based on complementary field effect transistors with a pn junction control of FIG. 2 contains a gate 1, a source 2 and a drain 3 of the device, a first 4 field-effect transistor, the gate of which is connected to the gate 1 of the device, and a second 5 field-effect transistor, the drain of which is connected to the drain 3 of the device. The first 4 field effect transistor and the second 5 field effect transistor have different types of channels. The drain of the first 4 field-effect transistor is connected to the source 2 of the device, its source is connected to the source of the second 5 field-effect transistor, and the gate of the second 5 field-effect transistors is connected to the source 2 of the device. Thus, the CT of FIG. 2 is a three-terminal device, to the terminals of which (gate 1, source 2 and drain 3 of the device) various passive elements (resistors, capacitors, etc.) can be connected, which together with ST form a specific electronic circuit based on the claimed ST.

На чертеже фиг. 2, в соответствии с п. 2 формулы изобретения, исток 2 устройства непосредственно связан с первой 6 шиной источника питания, а сток 3 устройства соединен со второй 7 шиной источника питания через первый 8 двухполюсник нагрузки.In the drawing of FIG. 2, in accordance with paragraph 2 of the claims, the source 2 of the device is directly connected to the first 6 bus of the power source, and the drain 3 of the device is connected to the second 7 bus of the power source through the first 8 bipolar load.

На чертеже фиг. 3, в соответствии с п. 3 формулы изобретения, исток 2 устройства связан с первой 6 шиной источника питания через второй 9 двухполюсник нагрузки, причем первый 4 полевой транзистор имеет n-канал, а второй 5 полевой транзистор – p-канал.In the drawing of FIG. 3, in accordance with paragraph 3 of the claims, the source 2 of the device is connected to the first 6 bus of the power source through the second 9 bipolar load, the first 4 field-effect transistor has an n-channel, and the second 5 field-effect transistor has a p-channel.

На чертеже фиг. 4 представлена схема СТ, которая также соответствует п. 3 формулы изобретения для случая, когда первый 4 полевой транзистор имеет p-канал, а второй 5 полевой транзистор – n-канал. In the drawing of FIG. 4 shows a CT circuit, which also corresponds to claim 3 of the claims for the case when the first 4 field-effect transistor has a p-channel and the second 5 field-effect transistor has an n-channel.

На чертеже фиг. 5, в соответствии с п. 4 формулы изобретения, затвор второго 5 полевого транзистора соединен с истоком 2 устройства через цепь согласования потенциалов 10.In the drawing of FIG. 5, in accordance with paragraph 4 of the claims, the gate of the second 5 field-effect transistor is connected to the source 2 of the device through the potential matching circuit 10.

На чертеже фиг. 5, в соответствии с п. 5 формулы изобретения, цепь согласования потенциалов 10 содержит первый 11 дополнительный полевой транзистор и первый 12 дополнительный токостабилизирующий двухполюсник, причем затвор первого 11 дополнительного полевого транзистора соединен с истоком 2 устройства, его исток подключен к затвору второго 5 полевого транзистора и через первый 12 дополнительный токостабилизирующий двухполюсник связан с первой 6 шиной источника питания, а сток первого 11 дополнительного полевого транзистора связан со второй 7 шиной источника питания.In the drawing of FIG. 5, in accordance with paragraph 5 of the claims, the potential matching circuit 10 comprises a first 11 additional field-effect transistor and a first 12 additional current-stabilizing two-terminal device, the gate of the first 11 additional field-effect transistor connected to the source 2 of the device, its source connected to the gate of the second 5 field-effect transistor and through the first 12, an additional current-stabilizing two-terminal device is connected to the first 6 bus of the power source, and the drain of the first 11 additional field-effect transistor is connected to the second 7 bus of the source nutrition.

На чертеже фиг. 6 в соответствии с п. 6 формулы изобретения, заявляемый СТ снабжен первым дополнительным затвором 13, который соединен с затвором первого 14 вспомогательного полевого транзистора, причем исток первого 14 вспомогательного полевого транзистора соединен с затвором 1 устройства и стоком второго 15 вспомогательного полевого транзистора, сток первого 14 вспомогательного полевого транзистора связан со второй 7 шиной источника питания, исток второго 15 вспомогательного полевого транзистора подключён к истоку второго 5 полевого транзистора, а его затвор соединен с затвором второго 5 полевого транзистора.In the drawing of FIG. 6 in accordance with paragraph 6 of the claims, the claimed CT is equipped with a first additional gate 13, which is connected to the gate of the first 14 auxiliary field-effect transistor, the source of the first 14 auxiliary field-effect transistor connected to the gate 1 of the device and the drain of the second 15 auxiliary field-effect transistor, the drain of the first 14 of the auxiliary field-effect transistor is connected to the second 7 bus of the power source, the source of the second 15 auxiliary field-effect transistor is connected to the source of the second 5 field-effect transistor, and its the thief is connected to the gate of the second 5 field-effect transistor.

На чертеже фиг. 7, в качестве примера, приведена схема включения заявляемого СТ фиг. 6 по п. 6 формулы изобретения в структуре дифференциального каскада, усиливающего разность двух входных напряжений uвх.13 и uвх.13*, смещенных относительно общей шины на V5=4,5В.In the drawing of FIG. 7, by way of example, a diagram of the inclusion of the claimed CT of FIG. 6 according to claim 6 in the structure of a differential stage amplifying the difference of two input voltages u input 13 and u input 13 * , offset from the common bus by V5 = 4.5V.

На чертеже фиг. 8, показан составной транзистор в соответствии с п. 7 формулы изобретения, который снабжен вторым 15 дополнительным затвором. Этот затвор соединен с затвором третьего 16 вспомогательного полевого транзистора, исток которого соединен с истоком 2 устройства, а его сток связан с дополнительным 17 стоком устройства. В данной схеме включения СТ сток 3 устройства связан со второй 7 шиной источника питания через первый 8 двухполюсник нагрузки, а дополнительный сток 17 устройства связан с первой 6 шиной источника питания через второй 18 дополнительный двухполюсник нагрузки. В частных случаях в качестве двухполюсников нагрузки 8 и 18 могут использоваться входы токовых зеркал, обеспечивающие дальнейшее преобразования сигналов в схеме ДК фиг. 8.In the drawing of FIG. 8, a composite transistor is shown in accordance with claim 7, which is provided with a second 15 additional gate. This gate is connected to the gate of the third 16 auxiliary field-effect transistor, the source of which is connected to the source 2 of the device, and its drain is connected with an additional 17 drain of the device. In this scheme of switching on CT, drain 3 of the device is connected to the second 7 bus of the power supply through the first 8 load two-pole, and an additional drain 17 of the device is connected to the first 6 bus of the power supply through the second 18 additional load two-pole. In particular cases, the current mirror inputs can be used as bipolar loads 8 and 18, which provide further signal conversion in the DC circuit of FIG. 8.

Работу предлагаемого составного транзистора фиг. 2 поясняют его стоко-затворные характеристики, представленные на чертежах фиг. 10, фиг. 11. Данные графики показывают, что СТ фиг. 2 по своим стоко-затворным характеристикам подобен КМОП полевому транзистору с индуцированным каналом. Он имеет характерную зону закрытого состояния при напряжении на затворе U0G, не превышающем пороговое напряжение (Uп), а при напряжении на эквивалентном затворе 1 устройства, превышающем Uп, переходит в активный режим. Таким образом, СТ фиг. 2 может использоваться в задачах аналогового усиления сигналов при управлении напряжением на эквивалентном затворе 1 устройства относительно общей шины. При этом относительно эквивалентного вывода стока 3 СТ (высокоинпедансного токового выхода) сигнал в заявляемом устройстве не инвертируется, что является его существенным преимуществом.The operation of the proposed composite transistor of FIG. 2 illustrate its closure characteristics shown in the drawings of FIG. 10, FIG. 11. These graphs show that the CT of FIG. 2 in terms of its gate-to-gate characteristics is similar to a CMOS field-effect transistor with an induced channel. It has a characteristic closed state zone with a gate voltage of U 0G not exceeding the threshold voltage (Uп), and when the voltage at the device’s equivalent gate 1 exceeds Up, it switches to active mode. Thus, the CT of FIG. 2 can be used in the tasks of analog signal amplification when controlling the voltage on the equivalent gate 1 of the device relative to the common bus. Moreover, with respect to the equivalent output terminal 3 CT (high-impedance current output), the signal in the inventive device is not inverted, which is its significant advantage.

Введение второго 9 двухполюсника нагрузки (резистора) в схему включения заявляемого СТ фиг. 3 значительно расширяет его функциональные возможности. Схема СТ фиг. 3 работоспособна при сопротивлениях второго 9 двухполюсника нагрузки (резистора), не превышающих сумму сопротивлений истоков первого 4 и второго 5 полевых транзисторов.The introduction of the second 9 bipolar load (resistor) into the circuit of the claimed CT of FIG. 3 greatly expands its functionality. The CT circuit of FIG. 3 is operable with the resistances of the second 9 two-terminal load (resistor), not exceeding the sum of the resistances of the sources of the first 4 and second 5 field-effect transistors.

Для управления величиной порогового напряжения Uп заявляемого СТ может использоваться цепь согласования потенциалов 10 (фиг. 5). При её применении можно изменять численные значения порогового напряжения Uп в широких пределах.To control the value of the threshold voltage Uп of the claimed CT, a potential matching circuit 10 can be used (Fig. 5). With its application, it is possible to change the numerical values of the threshold voltage Uп within wide limits.

Введение в схему фиг. 6 первого 14 и второго 15 вспомогательных полевых транзисторов (в соответствии с п. 6 формулы изобретения) позволяет создавать на базе заявляемого СТ неинвертирующие преобразователи «входное напряжение-ток стока 3 устройства». При этом, управление СТ осуществляется по дополнительному затвору 13, имеющее высокой входное сопротивление. The introduction to the circuit of FIG. 6 of the first 14 and second 15 auxiliary field-effect transistors (in accordance with paragraph 6 of the claims) allows you to create on the basis of the claimed ST non-inverting converters "input voltage-current drain 3 devices". In this case, the control of the CT is carried out by an additional shutter 13 having a high input impedance.

Пример включения схемы СТ фиг. 6 в структуре дифференциального каскада на основе двух СТ фиг. 6 представлен на чертеже фиг. 7, а его характеристики приведены на чертеже фиг. 14. An example of switching on the CT circuit of FIG. 6 in the structure of a differential cascade based on two CTs of FIG. 6 is shown in FIG. 7, and its characteristics are shown in the drawing of FIG. 14.

Анализ статического режима СТ в схеме фиг. 9 показывает, что при нулевом напряжении U0G на затворе 1 устройства (J1, фиг. 9), транзисторы J1 и J2 заперты. Увеличение управляющего входного напряжения U0G на затворе 1 (J1) устройства (фиг. 10) выше порогового уровня Uп1≈1,8В приводит к переходу транзисторов J1 и J2 в активный режим, который может использоваться в различных усилительных схемах.Static CT analysis in the circuit of FIG. 9 shows that at zero voltage U 0G on the gate 1 of the device (J1, Fig. 9), transistors J1 and J2 are locked. An increase in the control input voltage U 0G at the gate 1 (J1) of the device (Fig. 10) above the threshold level Uп1≈1.8 V leads to the transition of transistors J1 and J2 to the active mode, which can be used in various amplifier circuits.

Воздействие криогенных температур несколько увеличивает пороговое напряжение (фиг. 10).Exposure to cryogenic temperatures slightly increases the threshold voltage (Fig. 10).

При параллельном включении четырех JFet транзисторов в структуре J1 и J2 фиг. 9 (или изменении ширины их каналов) пороговое напряжение Uп практически не изменяется (фиг. 11). Однако при этом возрастают максимальные токи СТ. Такое схемотехническое решение позволяет использовать заявляемое устройство при больших заданных токах нагрузки.With the parallel connection of four JFet transistors in the structure J1 and J2 of FIG. 9 (or changing the width of their channels) the threshold voltage Uп practically does not change (Fig. 11). However, the maximum CT currents increase. Such a circuitry solution allows the use of the inventive device at large given load currents.

Существует более 20 других вариантов практического применения заявляемого СТ фиг. 2.There are more than 20 other practical applications of the claimed CT of FIG. 2.

Так, на чертеже фиг. 8 представлен составной транзистор, соответствующий п. 7 формулы изобретения, в котором предусмотрены второй 15 дополнительный затвор (G*) и дополнительный сток 17 (D*) устройства. Структура СТ фиг. 8 позволяет управлять токами стоков ID и ID* и токами в первом 8 и втором 18 дополнительном двухполюсниках нагрузки не только путем изменения напряжения U0G, но и за счет управления величиной U0G* на дополнительном затворе 15, при этом обеспечивается высокие входные сопротивления. So, in the drawing of FIG. 8 shows a composite transistor corresponding to paragraph 7 of the claims, which provides a second 15 additional gate (G *) and additional drain 17 (D *) of the device. The structure of the CT of FIG. 8 allows you to control the currents of drains I D and I D * and the currents in the first 8 and second 18 additional two-pole load, not only by changing the voltage U 0G , but also by controlling the value of U 0G * on the additional gate 15, while providing high input resistance .

По существу схема фиг. 8 является дифференциальным каскадом (ДК), усиливающим (относительно первого 8 и второго 18 дополнительного двухполюсников нагрузки), разность напряжений U0G и U0G* и подавляющим их синфазную составляющую. При этом, статический режим такого ДК (когда U0G=U0G*=0), устанавливается за счет геометрической размеров канала применяемых полевых транзисторов, то есть конструктивно-технологическим путем. Essentially the circuit of FIG. 8 is a differential cascade (DC), amplifying (relative to the first 8 and second 18 additional two-terminal load), the voltage difference U 0G and U 0G * and suppressing their common mode component. At the same time, the static mode of such a DC (when U 0G = U 0G * = 0) is established due to the geometric dimensions of the channel of the applied field-effect transistors, that is, by the structural and technological way.

Графики фиг. 14 показывают, что рабочая точка по току (Q1) СТ фиг. 8 для JFet ОАО «Интеграл» (г. Минск) лежит в приделах нескольких сотен микроампер, а СТ фиг. 8 подобен КМОП транзистору со встроенным каналом, у которого ток стока не равен нулю при нулевом напряжении за затворе. В этой схеме ДК входное дифференциальное напряжение может принимать как положительное, так и отрицательное значение отновительно общей шины питания. При этом, каких-либо дополнительных устройств смещения статического режима ДК не требуется, что является его важным достоинством. The graphs of FIG. 14 show that the current operating point (Q1) CT of FIG. 8 for JFet OJSC Integral (Minsk) lies in the aisles of several hundred microamps, and ST of FIG. 8 is similar to a CMOS transistor with an integrated channel, in which the drain current is not equal to zero at zero voltage behind the gate. In this DC circuit, the input differential voltage can take both positive and negative values relative to the common power bus. At the same time, no additional DC bias devices are required, which is its important advantage.

Компьютерное моделирование характеристик, рассмотренных СТ выполнялось в среде САПР LTSpice XVII (Analog Device, США) на моделях СJFet транзисторов (ОАО «Интеграл» (г. Минск), АО «НПП» Пульсар» (г. Москва), учитывающих влияние низких температур и проникающей радиации [10].Computer simulation of the characteristics considered by ST was performed in LTSpice XVII CAD environment (Analog Device, USA) on CJFet transistor models (Integral OJSC (Minsk), NPP Pulsar JSC (Moscow), taking into account the influence of low temperatures and penetrating radiation [10].

Таким образом, заявляемый СТ существенно расширяет представления разработчиков аналоговых CJFet микросхем о методах построения усилительных трехполюсников (составных транзисторов), которые, в отличие от известных JFet СТ, характеризуются новыми качествами и позволяют создавать нетрадиционные CJFet аналоговые микросхемы с улучшенными параметрами.Thus, the claimed CT significantly expands the ideas of the developers of analog CJFet microcircuits on the methods for constructing amplifying three-terminal devices (composite transistors), which, unlike the well-known JFet CTs, are characterized by new qualities and allow creating non-traditional CJFet analog microcircuits with improved parameters.

БИБЛИОГРАФИЧЕСКИЙ СПИСОКBIBLIOGRAPHIC LIST

1. Патент US 5.065.043, 1991 г. прототип1. Patent US 5.065.043, 1991, a prototype

2. Патент US 5.422.563, 1995 г.2. Patent US 5.422.563, 1995

3. Патент EP 0 854 570, 2001 г.3. Patent EP 0 854 570, 2001

4. Патент US 4.291.316, 1980 г.4. Patent US 4.291.316, 1980

5. Патент US 4.422.563, 1995 г.5. Patent US 4.422.563, 1995.

6. Патент US 5.008.565, 1991 г.6. Patent US 5.008.565, 1991

7. Схемотехника биполярно-полевых аналоговых микросхем. Часть 6. Составные схемы включения биполярных и полевых транзисторов / О.В. Дворников // Chip News #6(99) Аналоговая схемотехника, 2005г., С. 42-49. Fig. 6, Fig. 7, Fig. 8, Fig. 12, Fig. 13, Fig. 14.7. Circuitry of bipolar field analog circuits. Part 6. Composite switching circuits for bipolar and field effect transistors / O.V. Dvornikov // Chip News # 6 (99) Analog circuitry, 2005, p. 42-49. Fig. 6, Fig. 7, Fig. 8, Fig. 12, Fig. 13, Fig. 14.

8. Основы микросхемотехники: учеб. пособие для студ. вузов / А.Г. Алексеенко. 3-е изд. М.: ЛБЗ; М.: Физматлит; М. : ЮНИМЕДИАСТАЙЛ, 2002. 448с. Fig. 2.26, Fig. 2.27 8. Fundamentals of microcircuitry: textbook. allowance for students. universities / A.G. Alekseenko. 3rd ed. M .: LBZ; M .: Fizmatlit; M.: UNIMEDIASTYLE, 2002.448 s. Fig. 2.26, Fig. 2.27

9. Элементная база радиационно-стойких информационно-измерительных систем: монография / Н.Н. Прокопенко, О.В. Дворников, С.Г. Крутчинский; под общ. ред. д.т.н. проф. Н.Н. Прокопенко; ФГБОУ ВПО «Южно-Рос. гос. ун-т экономики и сервиса». - Шахты: ФГБОУ ВПО «ЮРГУЭС», 2011. - 208 с.9. The element base of radiation-resistant information-measuring systems: monograph / N.N. Prokopenko, O.V. Dvornikov, S.G. Krutchinsky; under the general. ed. Doctor of Technical Sciences prof. N.N. Prokopenko; FSBEI HPE “South-Ros. state University of Economics and Service. ” - Mines: FSBEI HPE "URGUES", 2011. - 208 p.

10. O. V. Dvornikov, V. L. Dziatlau, N. N. Prokopenko, K. O. Petrosiants, N. V. Kozhukhov and V. A. Tchekhovski. The accounting of the simultaneous exposure of the low temperatures and the penetrating radiation at the circuit simulation of the BiJFET analog interfaces of the sensors // 2017 International Siberian Conference on Control and Communications (SIBCON), Astana, Kazakhstan, 2017, pp. 1-6. DOI: 10.1109/SIBCON.2017.799850710. O. V. Dvornikov, V. L. Dziatlau, N. N. Prokopenko, K. O. Petrosiants, N. V. Kozhukhov and V. A. Tchekhovski. The accounting of the simultaneous exposure of the low temperatures and the penetrating radiation at the circuit simulation of the BiJFET analog interfaces of the sensors // 2017 International Siberian Conference on Control and Communications (SIBCON), Astana, Kazakhstan, 2017, pp. 1-6. DOI: 10.1109 / SIBCON.2017.7998507

11. Патент RU 2519563, 2014 г.11. Patent RU 2519563, 2014.

12. Патент RU 2536672, 2014 г.12. Patent RU 2536672, 2014.

Claims (7)

1. Составной транзистор на основе комплементарных полевых транзисторов с управляющим p-n переходом, содержащий затвор (1), исток (2) и сток (3) устройства, первый (4) полевой транзистор, затвор которого подключен к затвору (1) устройства, второй (5) полевой транзистор, сток которого соединен со стоком (3) устройства, отличающийся тем, что первый (4) полевой транзистор и второй (5) полевой транзистор имеют разные типы каналов, сток первого (4) полевого транзистора соединен с истоком (2) устройства, его исток связан с истоком второго (5) полевого транзистора, а затвор второго (5) полевого транзистора соединен с истоком (2) устройства.1. A composite transistor based on complementary field-effect transistors with a pn junction control, containing the gate (1), source (2) and drain (3) of the device, the first (4) field-effect transistor, the gate of which is connected to the gate (1) of the device, and the second ( 5) a field effect transistor, the drain of which is connected to the drain (3) of the device, characterized in that the first (4) field effect transistor and the second (5) field effect transistor have different types of channels, the drain of the first (4) field effect transistor is connected to the source (2) device, its source is connected to the source of the second (5) field effect transistor, and the gate of the second (5) field-effect transistor is connected to the source (2) of the device. 2. Составной транзистор на основе комплементарных полевых транзисторов с управляющим p-n переходом по п. 1 формулы изобретения, отличающийся тем, что исток (2) устройства связан с первой (6) шиной источника питания, а сток (3) устройства соединен со второй (7) шиной источника питания через первый (8) двухполюсник нагрузки.2. A composite transistor based on complementary field-effect transistors with a control pn junction according to claim 1, characterized in that the source (2) of the device is connected to the first (6) bus of the power source, and the drain (3) of the device is connected to the second (7) ) power supply bus through the first (8) two-pole load. 3. Составной транзистор на основе комплементарных полевых транзисторов с управляющим p-n переходом по п. 2 формулы изобретения, отличающийся тем, что исток (2) устройства связан с первой (6) шиной источника питания через второй (9) двухполюсник нагрузки.3. A composite transistor based on complementary field-effect transistors with a pn junction according to claim 2, characterized in that the source (2) of the device is connected to the first (6) bus of the power source through a second (9) load two-terminal device. 4. Составной транзистор на основе комплементарных полевых транзисторов с управляющим p-n переходом по п. 1 формулы изобретения, отличающийся тем, что затвор второго (5) полевого транзистора соединен с истоком (2) устройства через цепь согласования потенциалов (10).4. A composite transistor based on complementary field-effect transistors with a pn junction according to claim 1, characterized in that the gate of the second (5) field-effect transistor is connected to the source (2) of the device via a potential matching circuit (10). 5. Составной транзистор на основе комплементарных полевых транзисторов с управляющим p-n переходом по п. 4 формулы изобретения, отличающийся тем, что цепь согласования потенциалов (10) содержит первый (11) дополнительный полевой транзистор и первый (12) дополнительный токостабилизирующий двухполюсник, причем затвор первого (11) дополнительного полевого транзистора соединен с истоком (2) устройства, его исток подключен к затвору второго (5) полевого транзистора и через первый (12) дополнительный токостабилизирующий двухполюсник связан с первой (6) шиной источника питания, а сток первого (11) дополнительного полевого транзистора связан со второй (7) шиной источника питания.5. A composite transistor based on complementary field-effect transistors with a control pn junction according to claim 4, characterized in that the potential matching circuit (10) contains a first (11) additional field-effect transistor and a first (12) additional current-stabilizing two-terminal device, and the gate of the first (11) an additional field-effect transistor is connected to the source (2) of the device, its source is connected to the gate of the second (5) field-effect transistor, and through the first (12) additional current-stabilizing two-terminal device is connected to the first (6) a power source, and the drain of the first (11) of the additional field effect transistor is connected to a second (7) power supply bus. 6. Составной транзистор на основе комплементарных полевых транзисторов с управляющим p-n переходом по п. 2 формулы изобретения, отличающийся тем, что он снабжен первым дополнительным затвором (13), который соединен с затвором первого (14) вспомогательного полевого транзистора, причем исток первого (14) вспомогательного полевого транзистора соединен с затвором (1) устройства и стоком второго (15) вспомогательного полевого транзистора, сток первого (14) вспомогательного полевого транзистора связан со второй (7) шиной источника питания, исток второго (15) вспомогательного полевого транзистора подключён к истоку второго (5) полевого транзистора, а его затвор соединен с затвором второго (5) полевого транзистора.6. A composite transistor based on complementary field-effect transistors with a control pn junction according to claim 2, characterized in that it is equipped with a first additional gate (13), which is connected to the gate of the first (14) auxiliary field-effect transistor, and the source of the first (14 ) the auxiliary field-effect transistor is connected to the gate (1) of the device and the drain of the second (15) auxiliary field-effect transistor, the drain of the first (14) auxiliary field-effect transistor is connected to the second (7) bus of the power source, the source of the second (15) the auxiliary field-effect transistor is connected to the source of the second (5) field-effect transistor, and its gate is connected to the gate of the second (5) field-effect transistor. 7. Составной транзистор на основе комплементарных полевых транзисторов с управляющим p-n переходом по п. 1 формулы изобретения, отличающийся тем, что он снабжен вторым (15) дополнительным затвором, который соединен с затвором третьего (16) вспомогательного полевого транзистора, причем исток третьего (16) вспомогательного полевого транзистора соединен с истоком (2) устройства, а его сток соединен с дополнительным (17) стоком устройства. 7. A composite transistor based on complementary field-effect transistors with a control pn junction according to claim 1, characterized in that it is equipped with a second (15) additional gate, which is connected to the gate of the third (16) auxiliary field-effect transistor, and the source of the third (16 ) of the auxiliary field-effect transistor is connected to the source (2) of the device, and its drain is connected to the additional (17) drain of the device.
RU2019126286A 2019-08-21 2019-08-21 Composite transistor based on complementary field-effect transistors with control p-n junction RU2710846C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2019126286A RU2710846C1 (en) 2019-08-21 2019-08-21 Composite transistor based on complementary field-effect transistors with control p-n junction

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2019126286A RU2710846C1 (en) 2019-08-21 2019-08-21 Composite transistor based on complementary field-effect transistors with control p-n junction

Publications (1)

Publication Number Publication Date
RU2710846C1 true RU2710846C1 (en) 2020-01-14

Family

ID=69171304

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2019126286A RU2710846C1 (en) 2019-08-21 2019-08-21 Composite transistor based on complementary field-effect transistors with control p-n junction

Country Status (1)

Country Link
RU (1) RU2710846C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2766861C1 (en) * 2021-09-08 2022-03-16 федеральное государственное бюджетное образовательное учреждение высшего образования «Донской государственный технический университет» (ДГТУ) Differential amplifier on field-effect transistors with control p-n junction

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5065043A (en) * 1990-03-09 1991-11-12 Texas Instruments Incorporated Biasing circuits for field effect transistors using GaAs FETS
RU2519563C2 (en) * 2012-09-11 2014-06-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Composite transistor
RU2536672C1 (en) * 2013-06-18 2014-12-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Low-output capacitance composite transistor
US10043715B2 (en) * 2014-12-04 2018-08-07 International Business Machines Corporation Vertical field effect transistors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5065043A (en) * 1990-03-09 1991-11-12 Texas Instruments Incorporated Biasing circuits for field effect transistors using GaAs FETS
RU2519563C2 (en) * 2012-09-11 2014-06-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Composite transistor
RU2536672C1 (en) * 2013-06-18 2014-12-27 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Low-output capacitance composite transistor
US10043715B2 (en) * 2014-12-04 2018-08-07 International Business Machines Corporation Vertical field effect transistors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2766861C1 (en) * 2021-09-08 2022-03-16 федеральное государственное бюджетное образовательное учреждение высшего образования «Донской государственный технический университет» (ДГТУ) Differential amplifier on field-effect transistors with control p-n junction

Similar Documents

Publication Publication Date Title
Ramirez-Angulo et al. A new family of very low-voltage analog circuits based on quasi-floating-gate transistors
US5422529A (en) Differential charge pump circuit with high differential and low common mode impedance
EP1863171A1 (en) Operational amplifier of class AB
WO2001008301A1 (en) Low noise differential input, differential output amplifier and method
US4573020A (en) Fully differential operational amplifier with D.C. common-mode feedback
RU2566963C1 (en) Differential input stage of high-speed operational amplifier for cmos technological processes
RU2710917C1 (en) Analogue microcircuit output cascade on complementary field-effect transistors with control p-n junction
US4933643A (en) Operational amplifier having improved digitally adjusted null offset
RU2710846C1 (en) Composite transistor based on complementary field-effect transistors with control p-n junction
US5030922A (en) Supply current compensation circuitry
RU2736548C1 (en) Degenerative-type voltage stabilizer on field-effect transistors for operation at low temperatures
RU2710847C1 (en) Differential cascade of ab class on complementary field transistors with control p-n junction for operation in low temperature conditions
US6552580B2 (en) Bias technique for operating point control in multistage circuits
RU2712416C1 (en) Input differential cascade on complementary field-effect transistors for operation at low temperatures
EP2779445A1 (en) Three Stage Amplifier
RU2687161C1 (en) Buffer amplifier for operation at low temperatures
RU2684473C1 (en) Differential cascade on complementary field-effect transistors
RU2727704C1 (en) Composite transistor based on complementary field-effect transistors with control p-n junction
RU2670777C1 (en) Bipolar-field buffer amplifier for operating at low temperatures
RU2433523C1 (en) Precision differential operational amplifier
RU2621287C2 (en) Multidifferential operational amplifier
RU2710298C1 (en) Non-inverting amplifier with current output for operation at low temperatures
RU2319288C1 (en) Differential amplifier using low-voltage power supply
RU2784666C1 (en) Gallium arsenide operational amplifier with a low zero-bias voltage
US11962276B2 (en) Input current trim for chopper operational amplifier