RU2674885C1 - Quick-acting buffer amplifier - Google Patents

Quick-acting buffer amplifier Download PDF

Info

Publication number
RU2674885C1
RU2674885C1 RU2018108610A RU2018108610A RU2674885C1 RU 2674885 C1 RU2674885 C1 RU 2674885C1 RU 2018108610 A RU2018108610 A RU 2018108610A RU 2018108610 A RU2018108610 A RU 2018108610A RU 2674885 C1 RU2674885 C1 RU 2674885C1
Authority
RU
Russia
Prior art keywords
transistor
input
output
additional
base
Prior art date
Application number
RU2018108610A
Other languages
Russian (ru)
Inventor
Анна Витальевна Бугакова
Андрей Алексеевич Игнашин
Николай Николаевич Прокопенко
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ)
Priority to RU2018108610A priority Critical patent/RU2674885C1/en
Application granted granted Critical
Publication of RU2674885C1 publication Critical patent/RU2674885C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/26—Push-pull amplifiers; Phase-splitters therefor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—Dc amplifiers in which all stages are dc-coupled
    • H03F3/343—Dc amplifiers in which all stages are dc-coupled with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—Dc amplifiers in which all stages are dc-coupled
    • H03F3/343—Dc amplifiers in which all stages are dc-coupled with semiconductor devices only
    • H03F3/347—Dc amplifiers in which all stages are dc-coupled with semiconductor devices only in integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Amplifiers (AREA)

Abstract

FIELD: radio equipment and communications.SUBSTANCE: invention relates to the field of radio equipment. For this, proposed is a high-speed buffer amplifier, which additionally contains inverting current amplifiers (7) and (9), the transistor (13) base is connected to the input (3), the transistor (14) base is connected to the output (6), transistors (13) and (14) emitters are connected to the bus (10) through a current-stabilizing two-terminal element (15), the transistor (14) collector is connected to the bus (8), and the first transistor (13) collector is connected to the inverting current amplifier (7) input, the transistor (16) base is connected to the input (3), the transistor (17) base is connected to the output (6), the transistors (16) and (17) emitters are connected to the bus (8) through the current-stabilizing two-terminal element (18), the transistor (17) collector is connected to the bus (10), and the transistor (16) collector is connected to the inverting current amplifier (9) input, and a capacitor (19) is connected between the transistor (13) emitter and the transistor (16) emitter.EFFECT: increase in the output voltage maximum increase rate and decrease in the transient process settling time in the buffer amplifier (CU) with large pulse input signals.1 cl, 5 dwg, 1 tbl

Description

Изобретение относится к области радиотехники и связи и может быть использовано в качестве выходного каскада для усиления быстроизменяющихся аналоговых сигналов по мощности (буферного усилителя), в структуре аналоговых микросхем различного функционального назначения, например, операционных усилителях (ОУ).The invention relates to the field of radio engineering and communications and can be used as an output stage for amplifying rapidly changing analog signals in power (buffer amplifier), in the structure of analog microcircuits for various functional purposes, for example, operational amplifiers (op amps).

Одним из классических вариантов построения буферных усилителей (БУ) являются схемы на основе так называемых «бриллиантовых» составных транзисторов, которые широко применяются в современных аналоговых микросхемах [1-23], в том числе в быстродействующих драйверах линий связи и видеоусилителях (OPA633, BUF600/601, BUF604, BUF634, КМ1432УЕ1, AD9630, МА5033, MAX405, М1432УЕ2, М1432УЕ3 и др.).One of the classic options for constructing buffer amplifiers (BU) are circuits based on the so-called “diamond” composite transistors, which are widely used in modern analog microcircuits [1-23], including high-speed communication line drivers and video amplifiers (OPA633, BUF600 / 601, BUF604, BUF634, KM1432UE1, AD9630, MA5033, MAX405, M1432UE2, M1432UE3, etc.).

Ближайшим прототипом заявляемого устройства является БУ, представленный в патенте США № 5.512.859, fig 3. (эта архитектура БУ присутствует в большем числе других патентов [2-23]). Он содержит первый 1 и второй 2 входные транзисторы разного типа проводимости, объединенные базы которых подключены ко входу устройства 3, первый 4 и второй 5 выходные транзисторы разного типа проводимости, объединенные эмиттеры которых соединены с выходом устройства 6, первая 7 цепь управления статическим режимом первого 1 входного транзистора, согласованная с первой 8 шиной источника питания, связанная с эмиттером первого 1 входного транзистора и базой первого 4 выходного транзистора, вторая 9 цепь управления статическим режимом второго 2 входного транзистора, согласованная со второй 10 шиной источника питания, связанная с эмиттером второго 2 входного транзистора и базой второго 5 выходного транзистора, первая 11 паразитная емкость, связанная с базой второго 5 выходного транзистора, вторая 12 паразитная емкость, связанная с базой первого 4 выходного транзистора, причем коллекторы первого 4 выходного и второго 2 входного транзисторов связаны с первой 8 шиной источника питания, а коллекторы первого 1 входного и второго 5 выходного транзисторов связаны со второй 10 шиной источника питания.The closest prototype of the claimed device is the control unit, presented in US patent No. 5.512.859, fig 3. (this architecture of the control unit is present in more other patents [2-23]). It contains the first 1 and second 2 input transistors of different conductivity types, the combined bases of which are connected to the input of the device 3, the first 4 and second 5 output transistors of different conductivity types, the combined emitters of which are connected to the output of the device 6, the first 7 control circuit of the static mode of the first 1 input transistor, matched with the first 8 bus power supply, connected to the emitter of the first 1 input transistor and the base of the first 4 output transistor, the second 9 control circuit of the static mode of the second 2 in a lead transistor, matched with a second 10 power supply bus connected to an emitter of a second 2 input transistor and a base of a second 5 output transistor, a first 11 spurious capacitance associated with a base of a second 5 output transistor, a second 12 spurious capacitance associated with a base of a first 4 output transistor moreover, the collectors of the first 4 output and second 2 input transistors are connected to the first 8 bus of the power source, and the collectors of the first 1 input and second 5 output transistors are connected to the second 10 bus of the power supply tanya.

Существенный недостаток известного буферного усилителя состоит в том, что он имеет относительно малую скорость нарастания выходного напряжения (SR), которая обусловлена наличием паразитных емкостей в базовой цепи первого 4 и второго 5 выходных транзисторов. Как следствие, при большом импульсном входном сигнале, из-за нелинейных режимов работы первого 1 и второго 2 входных транзисторов, время установления переходного процесса в известном БУ имеет сравнительно большие значения. Для многих быстродействующих применений БУ – это недопустимо.A significant disadvantage of the known buffer amplifier is that it has a relatively low slew rate of the output voltage (SR), which is due to the presence of stray capacitances in the base circuit of the first 4 and second 5 output transistors. As a result, with a large pulse input signal, due to non-linear operating modes of the first 1 and second 2 input transistors, the transient establishment time in the known control unit is relatively large. For many high-speed applications of the control unit - this is unacceptable.

Основная задача предполагаемого изобретения состоит в повышении максимальной скорости нарастания выходного напряжения и уменьшении времени установления переходного процесса в БУ при больших импульсных входных сигналах, соизмеренных с напряжением питания. The main objective of the proposed invention is to increase the maximum slew rate of the output voltage and reduce the time it takes to establish a transient process in the control unit at large pulse input signals commensurate with the supply voltage.

Поставленная задача достигается тем, что в буферном усилителе фиг. 1, содержащем первый 1 и второй 2 входные транзисторы разного типа проводимости, объединенные базы которых подключены ко входу устройства 3, первый 4 и второй 5 выходные транзисторы разного типа проводимости, объединенные эмиттеры которых соединены с выходом устройства 6, первая 7 цепь управления статическим режимом первого 1 входного транзистора, согласованная с первой 8 шиной источника питания, связанная с эмиттером первого 1 входного транзистора и базой первого 4 выходного транзистора, вторая 9 цепь управления статическим режимом второго 2 входного транзистора, согласованная со второй 10 шиной источника питания, связанная с эмиттером второго 2 входного транзистора и базой второго 5 выходного транзистора, первая 11 паразитная емкость, связанная с базой второго 5 выходного транзистора, вторая 12 паразитная емкость, связанная с базой первого 4 выходного транзистора, причем коллекторы первого 4 выходного и второго 2 входного транзисторов связаны с первой 8 шиной источника питания, а коллекторы первого 1 входного и второго 5 выходного транзисторов связаны со второй 10 шиной источника питания, предусмотрены новые элементы и связи – в качестве первой 7 и второй 9 цепей управления статическим режимом соответствующих первого 1 и второго 2 входных транзисторов применяются первый 7 и второй 9 инвертирующие усилители тока, база первого 13 дополнительного транзистора соединена со входом устройства 3, база второго 14 дополнительного транзистора соединена с выходом устройства 6, объединенные эмиттеры первого 13 и второго 14 дополнительных транзисторов связаны со второй 10 шиной источника питания через первый 15 дополнительный токостабилизирующий двухполюсник, коллектор второго 14 дополнительного транзистора подключен к первой 8 шине источника питания, а коллектор первого 13 дополнительного транзистора соединен со входом первого 7 инвертирующего усилителя тока, база третьего 16 дополнительного транзистора соединена со входом устройства 3, база четвертого 17 дополнительного транзистора соединена с выходом устройства 6, объединенные эмиттеры третьего 16 и четвертого 17 дополнительных транзисторов связаны с первой 8 шиной источника питания через второй 18 дополнительный токостабилизирующий двухполюсник, коллектор четвертого 17 дополнительного транзистора подключен ко второй 10 шине источника питания, а коллектор третьего 16 дополнительного транзистора соединен со входом второго 9 инвертирующего усилителя тока, причем между эмиттером первого 13 дополнительного транзистора и эмиттером третьего 16 дополнительного транзистора включен корректирующий конденсатор 19.The problem is achieved in that in the buffer amplifier of FIG. 1, containing the first 1 and second 2 input transistors of different types of conductivity, the combined bases of which are connected to the input of the device 3, the first 4 and second 5 output transistors of different types of conductivity, the combined emitters of which are connected to the output of the device 6, the first 7 control circuit of the static mode of the first 1 input transistor, matched with the first 8 bus power source, connected to the emitter of the first 1 input transistor and the base of the first 4 output transistor, the second 9 control circuit of the static mode of the second 2 input transistor, matched to the second 10 bus of the power source, connected to the emitter of the second 2 input transistor and the base of the second 5 output transistor, the first 11 stray capacitance associated with the base of the second 5 output transistor, the second 12 stray capacitance associated with the base of the first 4 output transistor moreover, the collectors of the first 4 output and second 2 input transistors are connected to the first 8 bus of the power source, and the collectors of the first 1 input and second 5 output transistors are connected to the second 10 bus of the source Italy, new elements and communications are provided - the first 7 and second 9 inverting current amplifiers are used as the first 7 and second 9 static control circuits of the corresponding first 1 and second 2 input transistors, the base of the first 13 additional transistors is connected to the input of the device 3, the base of the second 14 additional transistors connected to the output of the device 6, the combined emitters of the first 13 and second 14 additional transistors are connected to the second 10 bus power supply through the first 15 additional current an abiliating two-terminal device, the collector of the second 14 additional transistor is connected to the first 8 bus of the power source, and the collector of the first 13 additional transistor is connected to the input of the first 7 inverting current amplifier, the base of the third 16 additional transistor is connected to the input of the device 3, the base of the fourth 17 additional transistor is connected to the output devices 6, the combined emitters of the third 16 and fourth 17 additional transistors are connected to the first 8 bus power supply through the second 18 additional okostabiliziruyuschy bipole, the collector of the fourth additional transistor 17 is connected to the second power supply bus 10, and the collector of the third additional transistor 16 is connected to the inverting input of the second current amplifier 9, wherein between the emitter of the first additional transistor 13 and the emitter of the third transistor 16 is turned on an additional compensation capacitor 19.

На чертеже фиг. 1 представлена схема БУ-прототип, а на чертеже фиг. 2 – схема заявляемого устройства.In the drawing of FIG. 1 shows a diagram of a control unit prototype, and in the drawing of FIG. 2 is a diagram of the inventive device.

На чертеже фиг. 3 приведена схема заявляемого БУ фиг. 2 в среде PSpice на элементах радиационно-стойкого базового матричного кристалла АБМК_1.3 (ОАО «Интеграл», г. Минск).In the drawing of FIG. 3 shows a diagram of the inventive control unit of FIG. 2 in the environment of PSpice on the elements of the radiation-resistant base matrix crystal ABMK_1.3 (OJSC Integral, Minsk).

На чертеже фиг. 4 показаны переходные процессы переднего фронта в заявляемом БУ фиг. 3 при амплитуде входного импульсного сигнала Uвх=3В и разных значениях ёмкости корректирующего конденсатора 19 С1(С19)=Сvar=0;10;50пФ.In the drawing of FIG. 4 shows transients of the leading edge in the claimed control unit of FIG. 3 when the amplitude of the input pulse signal U I = 3V and different values of the capacitance of the correction capacitor 19 C1 (C19) = C var = 0; 10; 50pF.

На чертеже фиг. 5 показаны переходные процессы заднего фронта в заявляемом БУ фиг. 3 при амплитуде входного импульсного сигнала Uвх=3В и разных значениях ёмкости корректирующего конденсатора 19 С1(С19)=Сvar=0;10;50пФ.In the drawing of FIG. 5 shows transients of the trailing edge in the inventive control unit of FIG. 3 when the amplitude of the input pulse signal U I = 3V and different values of the capacitance of the correction capacitor 19 C1 (C19) = C var = 0; 10; 50pF.

Быстродействующий буферный усилитель фиг. 2 содержит первый 1 и второй 2 входные транзисторы разного типа проводимости, объединенные базы которых подключены ко входу устройства 3, первый 4 и второй 5 выходные транзисторы разного типа проводимости, объединенные эмиттеры которых соединены с выходом устройства 6, первая 7 цепь управления статическим режимом первого 1 входного транзистора, согласованная с первой 8 шиной источника питания, связанная с эмиттером первого 1 входного транзистора и базой первого 4 выходного транзистора, вторая 9 цепь управления статическим режимом второго 2 входного транзистора, согласованная со второй 10 шиной источника питания, связанная с эмиттером второго 2 входного транзистора и базой второго 5 выходного транзистора, первая 11 паразитная емкость, связанная с базой второго 5 выходного транзистора, вторая 12 паразитная емкость, связанная с базой первого 4 выходного транзистора, причем коллекторы первого 4 выходного и второго 2 входного транзисторов связаны с первой 8 шиной источника питания, а коллекторы первого 1 входного и второго 5 выходного транзисторов связаны со второй 10 шиной источника питания. В качестве в качестве первой 7 и второй 9 цепей управления статическим режимом соответствующих первого 1 и второго 2 входных транзисторов применяются первый 7 и второй 9 инвертирующие усилители тока, база первого 13 дополнительного транзистора соединена со входом устройства 3, база второго 14 дополнительного транзистора соединена с выходом устройства 6, объединенные эмиттеры первого 13 и второго 14 дополнительных транзисторов связаны со второй 10 шиной источника питания через первый 15 дополнительный токостабилизирующий двухполюсник, коллектор второго 14 дополнительного транзистора подключен к первой 8 шине источника питания, а коллектор первого 13 дополнительного транзистора соединен со входом первого 7 инвертирующего усилителя тока, база третьего 16 дополнительного транзистора соединена со входом устройства 3, база четвертого 17 дополнительного транзистора соединена с выходом устройства 6, объединенные эмиттеры третьего 16 и четвертого 17 дополнительных транзисторов связаны с первой 8 шиной источника питания через второй 18 дополнительный токостабилизирующий двухполюсник, коллектор четвертого 17 дополнительного транзистора подключен ко второй 10 шине источника питания, а коллектор третьего 16 дополнительного транзистора соединен со входом второго 9 инвертирующего усилителя тока, причем между эмиттером первого 13 дополнительного транзистора и эмиттером третьего 16 дополнительного транзистора включен корректирующий конденсатор 19.The fast buffering amplifier of FIG. 2 contains the first 1 and second 2 input transistors of different conductivity types, the combined bases of which are connected to the input of the device 3, the first 4 and second 5 output transistors of different conductivity types, the combined emitters of which are connected to the output of the device 6, the first 7 control circuit of the static mode of the first 1 input transistor, consistent with the first 8 bus power supply, connected to the emitter of the first 1 input transistor and the base of the first 4 output transistor, the second 9 control circuit of the static mode of the second 2 input the bottom of the transistor, matched with the second 10 bus power supply associated with the emitter of the second 2 input transistor and the base of the second 5 output transistor, the first 11 spurious capacitance associated with the base of the second 5 output transistor, the second 12 stray capacitance associated with the base of the first 4 output transistor moreover, the collectors of the first 4 output and second 2 input transistors are connected to the first 8 bus of the power source, and the collectors of the first 1 input and second 5 output transistors are connected to the second 10 bus of the power source Nia. The first 7 and second 9 inverting current amplifiers are used as the first 7 and second 9 static control circuits of the corresponding first 1 and second 2 input transistors, the base of the first 13 additional transistor is connected to the input of the device 3, the base of the second 14 additional transistor is connected to the output device 6, the combined emitters of the first 13 and second 14 additional transistors are connected to the second 10 bus power supply through the first 15 additional current-stabilizing two-terminal, collector The second 14 of the additional transistor is connected to the first 8 bus of the power source, and the collector of the first 13 additional transistor is connected to the input of the first 7 inverting current amplifier, the base of the third 16 additional transistor is connected to the input of the device 3, the base of the fourth 17 additional transistor is connected to the output of the device 6, the combined emitters of the third 16 and fourth 17 additional transistors are connected to the first 8 bus power supply through the second 18 additional current-stabilizing two-terminal, to llektor fourth additional transistor 17 is connected to the second power supply bus 10, and the collector of the third additional transistor 16 is connected to the inverting input of the second current amplifier 9, wherein between the emitter of the first additional transistor 13 and the emitter of the third transistor 16 is turned on an additional compensation capacitor 19.

Рассмотрим работу заявляемого БУ фиг. 2. Consider the operation of the inventive control unit of FIG. 2.

Статический режим схемы фиг. 2 устанавливается первым 15 и вторым 18 дополнительными токостабилизирующими двухполюсниками, а также зависит от разности между входным и выходным напряжениями БУ, которая в идеальном случае должна быть близка к нулю. При коэффициенте передачи по току Ki≈1 первого 7 и второго 9 инвертирующих усилителей тока статические эмиттерные токи первого 1
(

Figure 00000001
) и второго 2 (
Figure 00000002
) входных транзисторов будут определяться формулами The static mode of the circuit of FIG. 2 is set by the first 15 and second 18 additional current-stabilizing two-pole, and also depends on the difference between the input and output voltages of the control unit, which in the ideal case should be close to zero. When the current transfer coefficient K i ≈1 of the first 7 and second 9 inverting current amplifiers, the static emitter currents of the first 1
(
Figure 00000001
 ) and the second 2 (
Figure 00000002
 ) input transistors will be determined by the formulas

(1)          (one)

При малых входных импульсных сигналах все элементы схемы БУ работают в линейном режиме, и как следствие, БУ имеет максимально возможное быстродействие. В этом режиме переменная составляющая напряжения между эмиттерами первого 13 (второго 14) и третьего 16 (четвертого 17) дополнительных транзисторов близка к нулю, так как приращения напряжений между входом 3 и выходом 6 устройства идентичны. Поэтому корректирующий конденсатор 19 не влияют на работу схемы БУ в режиме малого сигнала.With small input pulse signals, all elements of the control circuitry operate in a linear mode, and as a result, the control panel has the highest possible speed. In this mode, the alternating voltage component between the emitters of the first 13 (second 14) and third 16 (fourth 17) additional transistors is close to zero, since the voltage increments between input 3 and output 6 of the device are identical. Therefore, the correction capacitor 19 does not affect the operation of the control circuit in the small signal mode.

При большом положительном импульсном входном сигнале (соизмеримом с напряжением питания) второй 14 и третий 16 дополнительные транзисторы запираются, и поэтому медленный заряд второй 12 паразитной емкости обеспечивается выходным током первого 7 инвертирующего усилителя тока. В этом режиме образуется большая разность напряжений между эмиттерами первого 13 и четвертого 17 дополнительных транзисторов, которая дифференцируются корректирующим конденсатором 19. В результате через корректирующий конденсатор 19 формируется большой импульс тока, который передается через первый 13 дополнительный транзистор на вход первого 7 инвертирующего усилителя тока, а затем – в цепь базы первого 4 выходного транзистора. Как следствие скорость перезаряда второй 12 паразитной емкости существенно возрастает, что способствует быстрому увеличению напряжения на базе первого 4 выходного транзистора и, как следствие, выходного напряжения БУ. With a large positive pulse input signal (commensurate with the supply voltage), the second 14 and third 16 additional transistors are disabled, and therefore the slow charge of the second 12 stray capacitance is provided by the output current of the first 7 inverting current amplifier. In this mode, a large voltage difference is formed between the emitters of the first 13 and fourth 17 additional transistors, which are differentiated by the correction capacitor 19. As a result, a large current pulse is generated through the correction capacitor 19, which is transmitted through the first 13 additional transistor to the input of the first 7 inverting current amplifier, and then to the base circuit of the first 4 output transistor. As a result, the recharge rate of the second 12 stray capacitance increases significantly, which contributes to a rapid increase in voltage on the basis of the first 4 output transistor and, as a result, the output voltage of the control unit.

По мере приближения уровня выходного напряжения uвых к уровню входного напряжения БУ uвх, приращение напряжения на корректирующем конденсаторе 19, и следовательно, ток через данный корректирующий конденсатор 19 уменьшаются. В конечном итоге схема БУ фиг. 2 входит в линейный режим, когда ток заряда второй 12 паразитной емкости уменьшается до уровня тока 0,5I15=I0 первого 15 дополнительного токостабилизирующего двухполюсника. As the level of the output voltage u output approaches the input voltage level of the control unit u u in , the voltage increment at the correction capacitor 19, and therefore, the current through this correction capacitor 19 decreases. Ultimately, the control unit of FIG. 2 enters the linear mode when the charge current of the second 12 stray capacitance decreases to a current level of 0.5I 15 = I 0 of the first 15 additional current-stabilizing two-terminal device.

Компьютерное моделирование схемы фиг. 3, представленное на чертежах фиг. 4 и фиг. 5, показывает, что в сравнении с БУ-прототипом динамические параметры предлагаемого БУ существенно улучшаются. Так для переднего фронта скорость нарастания выходного напряжения БУ увеличивается более, чем в 310 раз (см. табл. 1). Computer simulation of the circuit of FIG. 3 shown in the drawings of FIG. 4 and FIG. 5 shows that, in comparison with the control unit prototype, the dynamic parameters of the proposed control unit are significantly improved. So for the leading edge, the slew rate of the output voltage of the control unit increases by more than 310 times (see Table 1).

Таблица 1 – Взаимосвязь ёмкости корректирующего конденсатора 19 С1(С19)=Сvar=0;10;50пФ и максимальной скорости нарастания выходного напряжения БУ фиг. 3 при статических токах I1=I2=100мкА Table 1 - Correlation between the capacitance of the correction capacitor 19 C1 (C19) = C var = 0; 10; 50pF and the maximum slew rate of the output voltage of the control unit of FIG. 3 at static currents I1 = I2 = 100 μA

№No. Ёмкость корректирующего конденсатора С1(С19)=Сvar, пФThe capacity of the correction capacitor C1 (C19) = C var , pF Передний фронт
SR, В/мксFront edge
SR, V / μs Задний фронт
SR, В/мксTrailing edge
SR, V / μs 1one 00 35,2435.24 30,0930.09 22 1010 64,2764.27 348,02348.02 33 50fifty 10859,7210859.72 929,28929.28

Замечательной особенностью схемы фиг. 2 является малое значение напряжение смещения нуля. Это обусловлено наличием в данной схеме цепи отрицательной обратной связи между входом 3 и выходом 6 устройства, которая образуется первым 13 и вторым 14 (третьим 16 и четвертым 17) дополнительными транзисторами, а также первым 7 и вторым 9 инвертирующими усилителями тока.A remarkable feature of the circuit of FIG. 2 is a small value of zero bias voltage. This is due to the presence in this circuit of a negative feedback circuit between input 3 and output 6 of the device, which is formed by the first 13 and second 14 (third 16 and fourth 17) additional transistors, as well as the first 7 and second 9 inverting current amplifiers.

Таким образом, заявляемое устройство в сравнением с БУ-прототипом обладает более высокими техническими параметрами.Thus, the claimed device in comparison with the control unit of the prototype has higher technical parameters.

БИБЛИОГРАФИЧЕСКИЙ СПИСОКBIBLIOGRAPHIC LIST

1. Патент США № 5.512.859 fig.31. US Patent No. 5.512.859 fig. 3

2. Патент США № 6.268.769 fig.32. US Patent No. 6,268,769 fig. 3

3. Патент США № 6.420.9333. US Patent No. 6.420.933

4. Патент США № 5.223.1224. US Patent No. 5.223.122

5. Патентная заявка США № 2004/01961015. US Patent Application No. 2004/0196101

6. Патентная заявка США № 2005/0264358 fig.16. US Patent Application No. 2005/0264358 fig.1

7. Патентная заявка США № 2002/01757597. US Patent Application No. 2002/0175759

8. Патент США № 5.049.653 fig.88. US Patent No. 5.049.653 fig. 8

9. Патент США № 4.837.5239. US Patent No. 4.837.523

10. Патент США № 5.179.35510. US Patent No. 5.179.355

11. Патент Японии JP 10.163.76311. Japan patent JP 10.163.763

12. Патент Японии JP 10.270.95412. Japan Patent JP 10.270.954

13. Патент США № 5.170.134 fig.613. US patent No. 5.170.134 fig.6

14. Патент США № 4.540.95014. US Patent No. 4,540.950

15. Патент США № 4.424.49315. US Patent No. 4.424.493

16. Патент Японии JP 6310950 16. Japan Patent JP 6310950

17. Патент США № 5.378.93817. US patent No. 5.378.938

18. Патент США № 4.827.22318. US Patent No. 4.827.223

19. Патент США № 6.160.45119. US Patent No. 6.160.451

20. Патент США № 4.639.68520. US Patent No. 4.639.685

21. А.св. СССР 150651221. A. St. USSR 1506512

22. Патент США № 5.399.99122. U.S. Patent No. 5,399.991

23.Патент США № 6.542.032.23. U.S. Patent No. 6.542.032.

Claims (1)

Быстродействующий буферный усилитель, содержащий первый (1) и второй (2) входные транзисторы разного типа проводимости, объединенные базы которых подключены к входу устройства (3), первый (4) и второй (5) выходные транзисторы разного типа проводимости, объединенные эмиттеры которых соединены с выходом устройства (6), первую (7) цепь управления статическим режимом первого (1) входного транзистора, согласованную с первой (8) шиной источника питания, связанную с эмиттером первого (1) входного транзистора и базой первого (4) выходного транзистора, вторую (9) цепь управления статическим режимом второго (2) входного транзистора, согласованную со второй (10) шиной источника питания, связанную с эмиттером второго (2) входного транзистора и базой второго (5) выходного транзистора, первую (11) паразитную емкость, связанную с базой второго (5) выходного транзистора, вторую (12) паразитную емкость, связанную с базой первого (4) выходного транзистора, причем коллекторы первого (4) выходного и второго (2) входного транзисторов связаны с первой (8) шиной источника питания, а коллекторы первого (1) входного и второго (5) выходного транзисторов связаны со второй (10) шиной источника питания, отличающийся тем, что в качестве первой (7) и второй (9) цепей управления статическим режимом соответствующих первого (1) и второго (2) входных транзисторов применяются первый (7) и второй (9) инвертирующие усилители тока, база первого (13) дополнительного транзистора соединена с входом устройства (3), база второго (14) дополнительного транзистора соединена с выходом устройства (6), объединенные эмиттеры первого (13) и второго (14) дополнительных транзисторов связаны со второй (10) шиной источника питания через первый (15) дополнительный токостабилизирующий двухполюсник, коллектор второго (14) дополнительного транзистора подключен к первой (8) шине источника питания, а коллектор первого (13) дополнительного транзистора соединен с входом первого (7) инвертирующего усилителя тока, база третьего (16) дополнительного транзистора соединена с входом устройства (3), база четвертого (17) дополнительного транзистора соединена с выходом устройства (6), объединенные эмиттеры третьего (16) и четвертого (17) дополнительных транзисторов связаны с первой (8) шиной источника питания через второй (18) дополнительный токостабилизирующий двухполюсник, коллектор четвертого (17) дополнительного транзистора подключен ко второй (10) шине источника питания, а коллектор третьего (16) дополнительного транзистора соединен с входом второго (9) инвертирующего усилителя тока, причем между эмиттером первого (13) дополнительного транзистора и эмиттером третьего (16) дополнительного транзистора включен корректирующий конденсатор (19). A high-speed buffer amplifier containing the first (1) and second (2) input transistors of different conductivity types, the combined bases of which are connected to the input of the device (3), the first (4) and second (5) output transistors of different conductivity types, the combined emitters of which are connected with the output of the device (6), the first (7) static control circuit of the first (1) input transistor, matched with the first (8) bus of the power source, connected to the emitter of the first (1) input transistor and the base of the first (4) output transistor, second (9) the static control circuit of the second (2) input transistor, matched with the second (10) power supply bus, connected to the emitter of the second (2) input transistor and the base of the second (5) output transistor, the first (11) stray capacitance, connected with the base of the second (5) output transistor, the second (12) stray capacitance associated with the base of the first (4) output transistor, and the collectors of the first (4) output and second (2) input transistors are connected to the first (8) bus of the power source, and the collectors of the first (1) input and second (5) the output transistors are connected to the second (10) bus of the power supply, characterized in that the first (7) are used as the first (7) and second (9) control circuits of the static mode of the corresponding first (1) and second (2) input transistors ) and the second (9) inverting current amplifiers, the base of the first (13) additional transistor is connected to the input of the device (3), the base of the second (14) additional transistor is connected to the output of the device (6), the combined emitters of the first (13) and second (14 ) additional transistors connected to the second (10) w the power source through the first (15) additional current-stabilizing two-terminal device, the collector of the second (14) additional transistor is connected to the first (8) bus of the power source, and the collector of the first (13) additional transistor is connected to the input of the first (7) inverting current amplifier, the base of the third (16) an additional transistor is connected to the input of the device (3), the base of the fourth (17) additional transistor is connected to the output of the device (6), the combined emitters of the third (16) and fourth (17) additional transistors are connected They are connected to the first (8) bus of the power supply through the second (18) additional current-stabilizing two-terminal device, the collector of the fourth (17) additional transistor is connected to the second (10) bus of the power supply, and the collector of the third (16) additional transistor is connected to the input of the second (9) an inverting current amplifier, and a correction capacitor (19) is connected between the emitter of the first (13) additional transistor and the emitter of the third (16) additional transistor.
RU2018108610A 2018-03-12 2018-03-12 Quick-acting buffer amplifier RU2674885C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2018108610A RU2674885C1 (en) 2018-03-12 2018-03-12 Quick-acting buffer amplifier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2018108610A RU2674885C1 (en) 2018-03-12 2018-03-12 Quick-acting buffer amplifier

Publications (1)

Publication Number Publication Date
RU2674885C1 true RU2674885C1 (en) 2018-12-13

Family

ID=64753396

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2018108610A RU2674885C1 (en) 2018-03-12 2018-03-12 Quick-acting buffer amplifier

Country Status (1)

Country Link
RU (1) RU2674885C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2790616C1 (en) * 2022-12-09 2023-02-28 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Fast buffer ab class amplifier

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1725386A1 (en) * 1990-04-27 1992-04-07 Ленинградское объединение электронного приборостроения "Светлана" Buffer amplifier
US5512859A (en) * 1994-11-16 1996-04-30 National Semiconductor Corporation Amplifier stage having compensation for NPN, PNP beta mismatch and improved slew rate
RU2390910C1 (en) * 2009-03-24 2010-05-27 Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") Quick-acting buffer amplifier
RU2401505C1 (en) * 2009-03-12 2010-10-10 Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") Buffer amplifier with low zero-shift voltage

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1725386A1 (en) * 1990-04-27 1992-04-07 Ленинградское объединение электронного приборостроения "Светлана" Buffer amplifier
US5512859A (en) * 1994-11-16 1996-04-30 National Semiconductor Corporation Amplifier stage having compensation for NPN, PNP beta mismatch and improved slew rate
RU2401505C1 (en) * 2009-03-12 2010-10-10 Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") Buffer amplifier with low zero-shift voltage
RU2390910C1 (en) * 2009-03-24 2010-05-27 Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") Quick-acting buffer amplifier

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2804330C1 (en) * 2022-12-08 2023-09-28 Акционерное общество "Научно-производственное предприятие "Исток" имени А.И. Шокина" X-band active phased array antenna transceiver module
RU2790616C1 (en) * 2022-12-09 2023-02-28 федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) Fast buffer ab class amplifier

Similar Documents

Publication Publication Date Title
Ramirez-Angulo et al. Comparison of conventional and new flipped voltage structures with increased input/output signal swing and current sourcing/sinking capabilities
CN103760943B (en) A kind of slew rate enhancing circuit being applied to LDO
RU2523124C1 (en) Multi-differential operational amplifier
CN109194330B (en) Buffer circuit and buffer
RU2365969C1 (en) Current mirror
CN104702289A (en) Successive approximation analog-digital converter and capacitance compensation circuit of comparator input tube thereof
CN107896095A (en) Full differential operational amplifier
CN106487374B (en) High-speed analog voltage signal buffer, chip and communication terminal
US11165396B2 (en) Amplifier arrangement and sensor arrangement with such amplifier arrangement
CN104052412A (en) Modified miller compensation amplifier
RU2674885C1 (en) Quick-acting buffer amplifier
US9755588B2 (en) Signal output circuit
US8816760B2 (en) Capacitor amplifying circuit and operating method thereof
RU2626667C1 (en) Multi-channel high-speed operational amplifier
RU2673003C1 (en) Buffer amplifier with differentiating chain of correction of transition process
RU2668985C1 (en) Quick-acting buffer amplifier
RU2416155C1 (en) Differential operating amplifier
RU2390910C1 (en) Quick-acting buffer amplifier
RU2710846C1 (en) Composite transistor based on complementary field-effect transistors with control p-n junction
RU2683249C1 (en) Compensator voltage stabilizer
RU2460206C1 (en) Cascode microwave amplifier with low supply voltage
RU2433523C1 (en) Precision differential operational amplifier
RU2474952C1 (en) Operating amplifier
RU2683160C1 (en) High-speed operational amplifier with a high rate of increase of the output voltage
RU2668983C1 (en) Input stage of high-speed operational amplifier