RU2474875C1

RU2474875C1 - Analogue processor

Info

Publication number: RU2474875C1
Application number: RU2012104451/08A
Authority: RU
Inventors: Дмитрий Васильевич Андреев; Исаак Павлович Гринберг
Original assignee: Закрытое акционерное общество "ИВЛА-ОПТ"
Priority date: 2012-02-08
Filing date: 2012-02-08
Publication date: 2013-02-10

Abstract

FIELD: information technology.

SUBSTANCE: device has twelve relators, each having a comparator, an XOR element, a closing switch and an opening switch.

EFFECT: reduced hardware costs and high speed of operation of the device.

2 dwg

Description

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления и др.The invention relates to automation and analog computing and can be used to build functional units of analog computers, means of automatic regulation and control, etc.

Известны аналоговые процессоры (см., например, фиг.1 в описании изобретения к патенту РФ 2177643, кл. G06G 7/52, 2001 г.; фиг.1 в описании изобретения к патенту РФ 2281551, кл. G06G 7/52, 2006 г.), которые содержат реляторы и обеспечивают выбор минимального, супраминимального, медианного, субмаксимального или максимального из пяти входных аналоговых сигналов.Analog processors are known (see, for example, FIG. 1 in the description of the invention to the patent of the Russian Federation 2177643, CL G06G 7/52, 2001; FIG. 1 in the description of the invention to the patent of the Russian Federation 2281551, CL G06G 7/52, 2006 d), which contain relators and provide the choice of the minimum, supraminimum, median, submaximal or maximum of the five input analog signals.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных аналоговых процессоров, относятся большие аппаратурные затраты и низкое быстродействие, обусловленные соответственно тем, что каждый из известных аналоговых процессоров содержит не менее 29 реляторов и максимальное время задержки распространения сигнала в каждом из этих процессоров составляет не менее 11τ_Р, где τ_Р есть время задержки релятора.The reasons that impede the achievement of the technical result indicated below when using known analog processors include high hardware costs and low speed, due to the fact that each of the known analog processors contains at least 29 relators and the maximum signal propagation delay time in each of these processors is not less than 11τ _P , where τ _P is the delay time of the relator.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип аналоговый процессор (фиг.1 в описании изобретения к патенту РФ 2281550, кл. G06G 7/52, 2006 г.), который содержит реляторы и обеспечивает выбор минимального, супраминимального, медианного, субмаксимального или максимального из пяти входных аналоговых сигналов.The closest device of the same purpose to the claimed invention in terms of features is the analog processor adopted for the prototype (Fig. 1 in the description of the invention to the patent of the Russian Federation 2281550, class G06G 7/52, 2006), which contains relators and provides the choice of the minimum, supraminimum, median, submaximal or maximum of the five input analog signals.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты и низкое быстродействие, обусловленные соответственно тем, что прототип содержит 19 реляторов и максимальное время задержки распространения сигнала в нем равно 6τ_Р, где τ_Р есть время задержки релятора.The reasons that impede the achievement of the technical result indicated below when using the prototype include high hardware costs and low speed, due to the fact that the prototype contains 19 relators and the maximum signal propagation delay time in it is 6τ _P , where τ _P is the delay time of the relator.

Техническим результатом изобретения является уменьшение аппаратурных затрат и повышение быстродействия при сохранении функциональных возможностей прототипа.The technical result of the invention is to reduce hardware costs and increase speed while maintaining the functionality of the prototype.

Указанный технический результат при осуществлении изобретения достигается тем, что в аналоговом процессоре, содержащем двенадцать реляторов, каждый из которых содержит компаратор, подключенный выходом к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого является входом управления релятора, а выход соединен с управляющим входом замыкающего и размыкающего ключей, выходы которых объединены и образуют выход релятора, первым и вторым входами которого являются соответственно неинвертирующий и инвертирующий входы компаратора, присоединенные соответственно к входам замыкающего и размыкающего ключей, особенность заключается в том, что выходы первого и второго реляторов соединены соответственно с объединенными вторыми и объединенными первыми входами третьего, девятого реляторов, выходы четвертого и девятого реляторов подключены соответственно к объединенным первым и объединенным вторым входам пятого, одиннадцатого реляторов, выходы седьмого и восьмого реляторов соединены соответственно с первым и вторым входами четвертого релятора, выход третьего релятора подключен к второму входу десятого релятора, а первый, второй входы двенадцатого, первый, второй входы и выход шестого реляторов соединены соответственно с выходами десятого, пятого, выходами двенадцатого, одиннадцатого реляторов и выходом аналогового процессора, второй и первый, третий управляющие входы которого образованы соответственно входом управления двенадцатого релятора и объединенными входами управления первого-шестого, объединенными входами управления седьмого-одиннадцатого реляторов.The specified technical result during the implementation of the invention is achieved by the fact that in an analog processor containing twelve relators, each of which contains a comparator connected by an output to the first input of an EXCLUSIVE OR element, the second input of which is a relay control input, and the output is connected to the control input of the closing and opening keys, the outputs of which are combined and form the output of the relator, the first and second inputs of which are respectively the non-inverting and inverting inputs of the comparator, p and connected respectively to the inputs of the closing and disconnecting keys, the feature is that the outputs of the first and second relators are connected respectively to the combined second and combined first inputs of the third, ninth relators, the outputs of the fourth and ninth relators are connected to the combined first and combined second inputs of the fifth, of the eleventh relator, the outputs of the seventh and eighth relators are connected respectively with the first and second inputs of the fourth relay, the output of the third relay connected to the second input of the tenth relay, and the first, second inputs of the twelfth, first, second inputs and output of the sixth relator are connected respectively to the outputs of the tenth, fifth, outputs of the twelfth, eleventh relators and the output of the analog processor, the second and first, third control inputs of which are formed respectively the control input of the twelfth relator and the combined control inputs of the first to sixth, the combined control inputs of the seventh to eleventh relators.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого аналогового процессора и схема релятора, использованного при построении указанного процессора.In Fig.1 and Fig.2 presents respectively the diagram of the proposed analog processor and the circuit of the relator used in the construction of the specified processor.

Аналоговый процессор содержит реляторы 1₁, …, 1₁₂. Каждый релятор содержит компаратор 2, подключенный выходом к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3, второй вход которого является входом управления релятора, а выход соединен с управляющим входом замыкающего и размыкающего ключей 4₁ и 4₂, выходы которых объединены и образуют выход релятора, первым и вторым входами которого являются соответственно неинвертирующий и инвертирующий входы компаратора 2, присоединенные соответственно к входам ключей 4₁ и 4₂. Выходы реляторов 1₁ и 1₂ соединены соответственно с объединенными вторыми и объединенными первыми входами реляторов 1₃, 1₉, выходы реляторов 1₄ и 1₉ подключены соответственно к объединенным первым и объединенным вторым входам реляторов 1₅, 1₁₁, выходы реляторов 1₇ и 1₈ соединены соответственно с первым и вторым входами релятора 1₄, выход релятора 1₃ подключен к второму входу релятора 1₁₀, а первый, второй входы релятора 1₁₂, первый, второй входы и выход релятора 1₆ соединены соответственно с выходами реляторов 1₁₀, 1₅, 1₁₂, 1₁₁ и выходом аналогового процессора, второй и первый, третий управляющие входы которого образованы соответственно входом управления релятора 1₁₂ и объединенными входами управления реляторов 1₁-1₆, объединенными входами управления реляторов 1₇-1₁₁.The analog processor contains relators 1 ₁ , ..., 1 ₁₂ . Each relator contains a comparator 2, connected by the output to the first input of the EXCLUSIVE OR 3 element, the second input of which is the relay control input, and the output is connected to the control input of the closing and disconnecting keys 4 ₁ and 4 ₂ , the outputs of which are combined to form the relay output, the first and the second inputs of which are the non-inverting and inverting inputs of the comparator 2, respectively, connected to the inputs of the keys 4 ₁ and 4 ₂ , respectively. The outputs of the relators 1 ₁ and 1 _{2 are} connected respectively to the combined second and combined first inputs of the relators 1 ₃ , 1 ₉ , the outputs of the relators 1 ₄ and 1 _{9 are} connected respectively to the combined first and combined second inputs of the relators 1 ₅ , 1 ₁₁ , the outputs of relators 1 ₇ and 1 _{8 are} connected respectively to the first and second inputs of the relator 1 ₄ , the output of the relator 1 _{3 is} connected to the second input of the relator 1 ₁₀ , and the first, second inputs of the relator 1 ₁₂ , the first, second inputs and output of the relator 1 _{6 are} connected respectively to the outputs of the relators 1 ₁₀ , 1 ₅ , 1 ₁₂ , 1 ₁₁ and analog output about the processor, the second and first, third control inputs of which are formed respectively by the control input of the relator 1 ₁₂ and the combined control inputs of the relators 1 ₁ -1 ₆ , the combined control inputs of the relators 1 ₇ -1 ₁₁ .

Работа предлагаемого аналогового процессора осуществляется следующим образом. На его первом, втором, третьем управляющих входах фиксируются соответственно необходимые управляющие сигналы f₁, f₂, f₃∈{0,1}. На первый и второй входы реляторов 1₁; 1₂; 1₇; 1₈; первый вход релятора 1₁₀ подаются соответственно сигналы х₁ и х₂; х₃ и х₄; х₁ и х₂; х₃ и х₄; х₅ из входного кортежа аналоговых сигналов x₁, …, х₅. Если на входе управления релятора присутствует логический «0» (логическая «1») и сигнал на его первом входе больше либо меньше сигнала на его втором входе, то ключ 4₁ соответственно замкнут (разомкнут) либо разомкнут (замкнут), а ключ 4₂ соответственно разомкнут (замкнут) либо замкнут (разомкнут). Следовательно, если на входе управления релятора присутствует логический «0» (логическая «1»), то этот релятор будет выделять на своем выходе наибольший (наименьший) из сигналов, действующих на его первом и втором входах. Таким образом, операция, воспроизводимая предлагаемым процессором, определяется выражениемThe work of the proposed analog processor is as follows. The necessary control signals f ₁ , f ₂ , f ₃ ∈ {0,1} are respectively fixed on its first, second, third control inputs. At the first and second inputs of the relators 1 ₁ ; 1 ₂ ; 1 ₇ ; 1 ₈ ; the first input of the relator 1 ₁₀ signals respectively x ₁ and x ₂ ; x ₃ and x ₄ ; x ₁ and x ₂ ; x ₃ and x ₄ ; x ₅ from the input tuple of analog signals x ₁ , ..., x ₅ . If at the control input of the relator there is a logical “0” (logical “1”) and the signal at its first input is more or less than the signal at its second input, then key 4 _{1 is} respectively closed (open) or open (closed), and key 4 ₂ respectively open (closed) or closed (open). Therefore, if at the control input of the relator there is a logical “0” (logical “1”), then this relator will select at its output the largest (smallest) of the signals acting on its first and second inputs. Thus, the operation reproduced by the proposed processor is determined by the expression

где символами ∨ и · обозначены соответственно операции max и min. При этом указанный процессор содержит 12 реляторов, а максимальное время задержки распространения сигнала в нем равно 5τ_P, где τ_P есть время задержки релятора.where the symbols ∨ and · denote the operations max and min, respectively. Moreover, the indicated processor contains 12 relators, and the maximum delay time of the signal propagation in it is 5τ _P , where τ _P is the delay time of the relator.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый аналоговый процессор обеспечивает выбор минимального, супраминимального, медианного, субмаксимального или максимального из пяти входных аналоговых сигналов и обладает меньшими по сравнению с прототипом аппаратурными затратами и более высоким быстродействием.The above information allows us to conclude that the proposed analog processor provides the choice of the minimum, supraminimum, median, submaximum or maximum of the five input analog signals and has lower hardware costs and higher speed compared to the prototype.

Claims

An analog processor for selecting the minimum, supraminimum, median, submaximum or maximum of five analog input signals, containing twelve relators, each of which contains a comparator connected by an output to the first input of an EXCLUSIVE OR element, the second input of which is a relator control input, and the output is connected to the control input of the closing and disconnecting keys, the outputs of which are combined to form the output of the relator, the first and second inputs of which are respectively non-inverting the inverting and inverting inputs of the comparator, connected respectively to the inputs of the closing and disconnecting keys, characterized in that the outputs of the first and second relators are connected respectively to the combined second and combined first inputs of the third, ninth relators, the outputs of the fourth and ninth relators are connected respectively to the combined first and combined the second inputs of the fifth, eleventh relators, the outputs of the seventh and eighth relators are connected respectively to the first and second inputs of the fourth relat ora, the output of the third relay is connected to the second input of the tenth relay, and the first, second inputs of the twelfth, first, second inputs and output of the sixth relator are connected respectively to the outputs of the tenth, fifth, outputs of the twelfth, eleventh relators and the output of the analog processor, second and first, third the control inputs of which are formed respectively by the control input of the twelfth relator and the combined control inputs of the first to sixth, the combined control inputs of the seventh to eleventh relators.