RU2281550C1

RU2281550C1 - Analog processor

Info

Publication number: RU2281550C1
Application number: RU2005112125/09A
Authority: RU
Inventors: Дмитрий Васильевич Андреев (RU); Дмитрий Васильевич Андреев
Priority date: 2005-04-22
Filing date: 2005-04-22
Publication date: 2006-08-10

Abstract

FIELD: automatics and analog computer engineering, possible usage for building functional nodes of analog computing machines, devices for automatic adjustment and control.

SUBSTANCE: device contains nineteen relators, each of which contains comparator, XOR element, locking or unlocking keys. All relators are grouped in six groups so, that i-numbered

and sixth groups contain three or four relators, respectively.

EFFECT: increased speed of operation while preserving functional capabilities of prototype.

2 dwg

Description

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления и др.The invention relates to automation and analog computing and can be used to build functional nodes of analog computers, means of automatic regulation and control, etc.

Известны аналоговые процессоры (см., например, рис.72а в книге Волгин Л.И. Синтез устройств для обработки и преобразования информации в элементном базисе реляторов. Таллинн: Валгус, 1989), которые обеспечивают выбор медианного из пяти входных аналоговых сигналов.Analog processors are known (see, for example, Fig. 72a in the book of LI Volgin. Synthesis of devices for processing and converting information in the elemental basis of relators. Tallinn: Valgus, 1989), which provide a choice of the median of the five input analog signals.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных аналоговых процессоров, относится ограниченные функциональные возможности, обусловленные тем, что не обеспечивается выбор минимального, супраминимального, субмаксимального или максимального сигнала.The reason that impedes the achievement of the technical result indicated below when using known analog processors is limited functionality due to the fact that the choice of the minimum, supraminimum, submaximal or maximum signal is not ensured.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятый за прототип, аналоговый процессор (фиг.1 в описании изобретения к патенту РФ 2177643, кл. G 06 G 7/52, 2001 г.), который содержит девятнадцать реляторов и обеспечивает выбор минимального, супраминимального, медианного, субмаксимального или максимального из пяти входных аналоговых сигналов.The closest device of the same purpose to the claimed invention in terms of features is the analog processor adopted for the prototype (Fig. 1 in the description of the invention to RF patent 2177643, class G 06 G 7/52, 2001), which contains nineteen relators and provides the choice of the minimum, supraminimum, median, submaximal or maximum of the five input analog signals.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится низкое быстродействие, обусловленное тем, что максимальное время задержки распространения сигнала в прототипе определяется выражением τ=12τ_р, где τ_р есть время задержки релятора.The reason that impedes the achievement of the technical result indicated below when using the prototype is its low speed, due to the fact that the maximum signal propagation delay time in the prototype is determined by the expression τ = 12τ _p , where τ _p is the delay time of the relator.

Техническим результатом изобретения является повышение быстродействия при сохранении функциональных возможностей прототипа.The technical result of the invention is to increase performance while maintaining the functionality of the prototype.

Указанный технический результат при осуществлении изобретения достигается тем, что в аналоговом процессоре, содержащем девятнадцать реляторов, каждый из которых содержит компаратор, подключенный выходом к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого является входом управления релятора, а выход соединен с управляющим входом замыкающего и размыкающего ключей, выходы которых объединены и образуют выход релятора, первым и вторым входами которого являются соответственно неинвертирующий и инвертирующий входы компаратора, присоединенные соответственно к входам замыкающего и размыкающего ключей, особенность заключается в том, что все реляторы сгруппированы в шесть групп так, что i-ая

и шестая группы содержат соответственно три и четыре релятора, входы управления j-ых

реляторов первой-пятой групп объединены и образуют j-ый управляющий вход аналогового процессора, четвертый управляющий вход которого образован объединенными входами управления всех реляторов шестой группы, в j-ой группе выход первого и выход второго реляторов соединены соответственно с первым и вторым входами третьего релятора, выход третьего релятора первой группы и выходы третьих реляторов второй-пятой групп подключены соответственно к первому входу первого и вторым входам первого-четвертого реляторов шестой группы, в которой выход предыдущего релятора соединен с первым входом последующего релятора, а выход четвертого релятора является выходом аналогового процессора.The specified technical result during the implementation of the invention is achieved by the fact that in an analog processor containing nineteen relators, each of which contains a comparator connected by an output to the first input of an EXCLUSIVE OR element, the second input of which is a relator control input, and the output is connected to the control input of the closing and opening keys, the outputs of which are combined and form the output of the relator, the first and second inputs of which are respectively the non-inverting and inverting inputs of the comparator, connected respectively to the inputs of the closing and disconnecting keys, the peculiarity is that all relators are grouped into six groups so that the i-th

and the sixth group contain respectively three and four relays, control inputs j

the relators of the first to fifth groups are combined and form the j-th control input of the analog processor, the fourth control input of which is formed by the combined control inputs of all the relators of the sixth group, in the j-th group the output of the first and the output of the second relator are connected respectively to the first and second inputs of the third relator, the output of the third relator of the first group and the outputs of the third relators of the second to fifth groups are connected respectively to the first input of the first and second inputs of the first and fourth relators of the sixth group, in which the output the previous relator is connected to the first input of the subsequent relator, and the output of the fourth relator is the output of the analog processor.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого аналогового процессора и схема релятора, использованного при построении указанного процессора.Figure 1 and figure 2 presents, respectively, a diagram of the proposed analog processor and the circuit of the relator used in the construction of the specified processor.

Аналоговый процессор содержит реляторы 1₁₁,...,1₆₄. Каждый релятор содержит компаратор 2, подключенный выходом к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3, второй вход которого является входом управления релятора, а выход соединен с управляющим входом замыкающего и размыкающего ключей 4₁ и 4₂, выходы которых объединены и образуют выход релятора, первым и вторым входами которого являются соответственно неинвертирующий и инвертирующий входы компаратора 2, присоединенные соответственно к входам ключей 4₁ и 4₂. Все реляторы сгруппированы в шесть групп так, что i-ая

и шестая группы содержат соответственно реляторы 1_i1, 1_i2, 1_i3 и 1₆₁,...,1₆₄, входы управления реляторов 1_1j,...,1_5j

объединены и образуют j-ый управляющий вход аналогового процессора, четвертый управляющий вход которого образован объединенными входами управления реляторов 1₆₁,...,1₆₄, выходы реляторов 1_i1 и 1_i2 соединены соответственно с первым и вторым входами релятора 1_i3, выход релятора 1₁₃ и выходы реляторов 1₂₃,...,1₅₃ подключены соответственно к первому входу релятора 1₆₁ и вторым входам реляторов 1₆₁,...,1₆₄, выходы реляторов 1₆₁,...,1₆₃ соединены соответственно с первыми входами реляторов 1₆₂,...,1₆₄, а выход релятора 1₆₄ является выходом аналогового процессора.The analog processor contains relators 1 ₁₁ , ..., 1 ₆₄ . Each relator contains a comparator 2, connected by the output to the first input of the EXCLUSIVE OR 3 element, the second input of which is the relay control input, and the output is connected to the control input of the closing and disconnecting

keys

4 ₁ and 4 ₂ , the outputs of which are combined to form the relay output, the first and the second inputs of which are respectively the non-inverting and inverting inputs of the comparator 2, connected respectively to the inputs of the

keys

4 ₁ and 4 ₂ . All relators are grouped into six groups so that the i-th

and the sixth group contain respectively the relays 1 _i1 , 1 _i2 , 1 _i3 and 1 ₆₁ , ..., 1 ₆₄ , the control inputs of the relators 1 _1j , ..., 1 _5j

combined and form the j-th control input of the analog processor, the fourth control input of which is formed by the combined control inputs of the relators 1 ₆₁ , ..., 1 ₆₄ , the outputs of the relators 1 _i1 and 1 _{i2 are} connected respectively to the first and second inputs of the relay 1 _i3 , the relay output 1 ₁₃ and the outputs of the relators 1 ₂₃ , ..., 1 _{53 are} connected respectively to the first input of the relator 1 ₆₁ and the second inputs of the relators 1 ₆₁ , ..., 1 ₆₄ , the outputs of the relators 1 ₆₁ , ..., 1 _{63 are} connected respectively to the first inputs of the relators 1 ₆₂ , ..., 1 ₆₄ , and the output of the relator 1 ₆₄ is the output of the analog processor.

Работа предлагаемого аналогового процессора осуществляется следующим образом. На его первом,...,четвертом управляющих входах фиксируются соответственно необходимые управляющие сигналы f₁,...,f₄∈{0,1}; на первый, второй входы релятора 1_i1, первый, второй входы релятора 1_i2

подается соответственно неповторяющийся набор x_i1, x_i2, x_i3, x_i4, образованный четырьмя неповторяющимися сигналами из входного кортежа аналоговых сигналов х₁,...,х₅ (см. таблицу).The work of the proposed analog processor is as follows. At its first, ..., fourth control inputs, the necessary control signals f ₁ , ..., f ₄ ∈ {0,1} are respectively fixed; on the first, second inputs of the relay 1 _i1 , the first, second inputs of the relay 1 _i2

respectively, a non-repeating set of x _i1 , x _i2 , x _i3 , x _i4 is generated, formed by four non-repeating signals from the input tuple of analog signals x ₁ , ..., x ₅ (see table).

ii x_i1 x _i1 x_i2 x _i2 x_i3 x _i3 x_i4 x _i4 1one x₁ x ₁ x₂ x ₂ x₃ x ₃ x₄ x ₄ 22 x₁ x ₁ x₅ x ₅ x₂ x ₂ x₃ x ₃ 33 х₄ x ₄ x₅ x ₅ x₁ x ₁ x₂ x ₂ 4four x₂ x ₂ x₃ x ₃ x₄ x ₄ x₅ x ₅ 55 x₃ x ₃ x₄ x ₄ x₁ x ₁ x₅ x ₅

Если на входе управления релятора присутствует логический "0" (логическая "1") и сигнал на его первом входе больше либо меньше сигнала на его втором входе, то ключ 4₁ соответственно замкнут (разомкнут) либо разомкнут (замкнут), а ключ 4₂ соответственно разомкнут (замкнут) либо замкнут (разомкнут). Следовательно, если на входе управления релятора присутствует логический "0" (логическая "1"), то этот релятор будет выделять на своем выходе наибольший (наименьший) из сигналов, действующих на его первом и втором входах. Таким образом, операция, воспроизводимая предлагаемым процессором, определяется выражениемIf at the control input of the relator there is a logical "0" (logical "1") and the signal at its first input is more or less than the signal at its second input, then key 4 _{1 is} respectively closed (open) or open (closed), and key 4 ₂ respectively open (closed) or closed (open). Therefore, if at the control input of the relator there is a logical "0" (logical "1"), then this relator will select at its output the largest (smallest) of the signals acting on its first and second inputs. Thus, the operation reproduced by the proposed processor is determined by the expression

где символами ∨ и · обозначены соответственно операции max и min.where the symbols ∨ and · denote the operations max and min, respectively.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый аналоговый процессор обеспечивает выбор минимального, супраминимального, медианного, субмаксимального или максимального из пяти входных аналоговых сигналов и обладает более высоким по сравнению с прототипом быстродействием, так как максимальное время задержки распространения сигнала в указанном процессоре определяется выражением τ=6τ_р, где τ_р есть время задержки релятора.The above information allows us to conclude that the proposed analog processor provides the choice of the minimum, supraminimum, median, submaximum or maximum of the five input analog signals and has a higher speed compared to the prototype, since the maximum signal propagation delay time in the specified processor is determined by the expression τ = 6τ _p , where τ _p is the delay time of the relator.

Claims

An analog processor for selecting the minimum, supraminimum, median, submaximum, or maximum of five analog input signals, containing nineteen relators, each of which contains a comparator connected by an output to the first input of an EXCLUSIVE OR element, the second input of which is a relator control input, and the output is connected to the control input of the closing and disconnecting keys, the outputs of which are combined and form the output of the relator, the first and second inputs of which are non-inverts, respectively the inverting and inverting inputs of the comparator, connected respectively to the inputs of the closing and opening keys, characterized in that all relators are grouped into six groups so that the ith

and the sixth group contain respectively three and four relays, control inputs j-x

the relators of the first to fifth groups are combined and form the jth control input of the analog processor, the fourth control input of which is formed by the combined control inputs of all the relators of the sixth group, in the i-th group, the output of the first and the output of the second relators are connected respectively to the first and second inputs of the third relay the output of the third relator of the first group and the outputs of the third relators of the second to fifth groups are connected respectively to the first input of the first and second inputs of the first and fourth relators of the sixth group, in which the output d of the previous relator is connected to the first input of the subsequent relator, and the output of the fourth relator is the output of the analog processor.