RU2096822C1

RU2096822C1 - Detector of combination of binary signals

Info

Publication number: RU2096822C1
Application number: RU96101388A
Authority: RU
Inventors: А.Ф. Кулаковский
Original assignee: Научно-технический центр Федерального агентства Правительственной связи и информации при Президенте РФ
Priority date: 1996-01-23
Filing date: 1996-01-23
Publication date: 1997-11-20

Abstract

FIELD: communication equipment. SUBSTANCE: device has code converter 7, "ones" compressing unit 8 and comparator 9 for compressed codes in which ones are shifted to first bit. Number of ones is equal to code decimal number. EFFECT: increased speed of combination detection in arbitrary flow of binary signals. 4 cl, 8 dwg

Description

Изобретение относится к области связи и может быть использовано в приемных устройствах для обнаружения комбинации двоичных сигналов известного вида при неизвестном моменте ее прихода в потоке двоичных сигналов, сопровождаемых тактовыми импульсами. The invention relates to the field of communication and can be used in receiving devices for detecting a combination of binary signals of a known type with an unknown moment of its arrival in a stream of binary signals accompanied by clock pulses.

Известен обнаружитель комбинации двоичных сигналов [1] содержащий регистр информации, регистр эталона, поразрядные элементы равнозначности и счетчик импульсов. Недостатком данного обнаружителя являются ограниченные функциональные возможности вследствие настройки на один эталон и малое быстродействие вследствие последовательного счета поразрядного сравнения. Known detector combination of binary signals [1] containing a register of information, a register of the standard, bit-wise equivalence elements and a pulse counter. The disadvantage of this detector is limited functionality due to tuning to one standard and low speed due to the sequential calculation of bitwise comparison.

Наиболее близким по технической сущности к предлагаемому изобретению является обнаружитель комбинации двоичных сигналов, описанный в статье Кулаковский А. Ф. Реализация обнаружителей комбинации двоичных сигналов с критерием обнаружения 1/n [2] и содержащий N-разрядные регистр информации, регистр эталона, регистр маски, N элементов равнозначности, N элементов И, сумматор и компаратор, где N число двоичных сигналов в эталоне (обнаруживаемой комбинации). При этом выходы регистра информации и регистра эталона поразрядно подключены к входам элементов равнозначности, входы последних и выходы регистра маски поразрядно подключены к входам элементов И, выходы которых соединены с входами сумматора, а выходы последнего и входы кода порога подключены к входам компаратора. The closest in technical essence to the present invention is a detector of a combination of binary signals described in the article A. Kulakovsky F. Implementation of detectors of a combination of binary signals with a detection criterion 1 / n [2] and containing N-bit information register, reference register, mask register, N elements of equivalence, N elements AND, adder and comparator, where N is the number of binary signals in the standard (detectable combination). The outputs of the information register and the register of the reference are bitwise connected to the inputs of the equivalence elements, the inputs of the latter and the outputs of the mask register are bitwise connected to the inputs of the AND elements, the outputs of which are connected to the inputs of the adder, and the outputs of the latter and the inputs of the threshold code are connected to the inputs of the comparator.

Данный обнаружитель комбинации двоичных сигналов анализирует поток двоичных сигналов, принимаемых с помощью сопровождающих тактовых импульсов в регистр информации, в каждом тактовом интервале (интервал между соседними тактовыми импульсами) вычисляет корреляционное число, равное числу информационных позиций, на которых выборочная комбинация регистра информации совпадает с эталоном, и формулирует решение об обнаружении комбинации, если это число не меньше порога. Информационные позиции указываются регистром маски, разряды которого содержат 1 на информационной и 0 на неинформационной позиции эталона. Элементы равнозначности и элементы И формируют соответственно корреляционную и маскированную корреляционную комбинацию. Сумматор вычисляет корреляционное число, компаратор принимает решение об обнаружении комбинации двоичных сигналов. This binary signal combination detector analyzes the stream of binary signals received with the accompanying clock pulses in the information register, in each clock interval (the interval between adjacent clock pulses) calculates a correlation number equal to the number of information positions at which the sample combination of the information register coincides with the standard, and formulates a decision to detect a combination, if this number is not less than the threshold. Information positions are indicated by the mask register, the digits of which contain 1 on the information and 0 on the non-information position of the standard. Equivalence elements and AND elements form a correlation and masked correlation combination, respectively. The adder calculates the correlation number, the comparator decides to detect a combination of binary signals.

Недостатком данного обнаружителя является недостаточное быстродействие при его реализации на простейших двухвходовых логических элементах И, И-НЕ, ИЛИ, ИЛИ-НЕ, например, в базовых матричных кристаллах. The disadvantage of this detector is the lack of speed when it is implemented on the simplest two-input logic elements AND, AND-NOT, OR, OR-NOT, for example, in basic matrix crystals.

Этот недостаток определяется в основном недостаточным быстродействием сумматора. Самый быстродействующий параллельный сумматор, реализованный на простейших комбинациях полных сумматорах, вычисляет сумму единиц в комбинации за время t = (k+1)τ_с + (Q-2)τ_п, где k равно целой части числа log₃N, Q количество разрядов двоичного кода числа N, τ_с, τ_п соответственно время формирования суммы и переноса в полном сумматоре (см. статью Мелкумян Д. О. Синтез параллельного счетчика и его оптимизация. Вопросы радиоэлектроники, серия "Электронная вычислительная техника", вып.9, 1974, с. 94 98, рис. 2). В комбинационном полном сумматоре время формирования суммы и переноса равно времени задержки распространения сигнала соответственно на 6 и на 3-х логических элементах. В результате, например, при N 16 сумматор вычисляет сумму единиц в комбинации за время, равное времени задержки распространения сигнала на 27 логических элементах, что в несколько раз больше суммарной задержки сигнала в остальных элементах обнаружителя.This disadvantage is mainly determined by the insufficient speed of the adder. The fastest parallel adder, implemented on the simplest combinations of full adders, calculates the sum of units in combination in time t = (k + 1) τ _s + (Q-2) τ _p , where k is the integer part of the number log ₃ N, Q is the number of digits the binary code of the number N, τ _s , τ _p, respectively, the time of the formation of the sum and transfer in the full adder (see the article Melkumyan D.O. Synthesis of a parallel counter and its optimization. Questions of radio electronics, series "Electronic computing", issue 9, 1974 , p. 94 98, fig. 2). In the combinational full adder, the time for generating the sum and transfer is equal to the delay time of signal propagation by 6 and 3 logic elements, respectively. As a result, for example, at N 16, the adder calculates the sum of units in combination for a time equal to the propagation delay time of the signal at 27 logic elements, which is several times greater than the total signal delay in the remaining elements of the detector.

Целью изобретения является повышение быстродействия обнаружителя комбинации двоичных сигналов. The aim of the invention is to increase the performance of the detector combination of binary signals.

В заявляемом устройстве поставленная цель достигается введением преобразователя кода, уплотнителя единиц и компаратора уплотненных кодов, в которых единицы сдвинуты к разряду 1, количество единиц равно десятичному числу кода. In the inventive device, the goal is achieved by introducing a code converter, a unit compactor and a comparator of compacted codes in which units are shifted to category 1, the number of units is equal to the decimal number of the code.

На фиг. 1 изображена схема обнаружителя комбинации двоичных сигналов, на фиг. 2 схема преобразования кода на семнадцать разрядов уплотненного кода, на фиг. 3 схема уплотнителя единиц на пятнадцать разрядов уплотненного кода, на фиг. 4 схема модуля на семь разрядов уплотненного кода, на фиг. 5 схема компаратора, на фиг. 6 временные диаграммы входных сигналов, на фиг. 7 - диаграммы преобразования кодов, на фиг. 8 диаграммы сравнения уплотненных кодов. In FIG. 1 shows a detector circuit of a binary signal combination, FIG. 2, a code conversion scheme for seventeen bits of a compressed code; FIG. 3 is a diagram of a fifteen-bit unit compactor of a packed code, FIG. 4 is a diagram of a seven-bit module of a compressed code; FIG. 5 is a diagram of a comparator; FIG. 6 is a timing diagram of the input signals; FIG. 7 is a code conversion diagram, FIG. 8 charts comparing compressed codes.

Обнаружитель комбинации двоичных сигналов (фиг. 1) содержит N-разрядные регистр информации 1, регистр эталона 2, регистр маски 3 (N количество разрядов комбинации двоичных сигналов), q разрядный регистр порога 4 (q - количество разрядов двоичного кода числа N + 1), элементы равнозначности 5.1, 5.2, 5.N, элементы И 6.1, 6.2, 6.N, преобразователь кода 7, уплотнитель единиц 8, компаратор 9, а также последовательный информационный вход 10, параллельные информационные входы 11.1, 11.2, 11.N, тактовый вход 12, управляющий вход 13, подключенные к аналогичным входам регистра информации 1, входы данных 14.1, 14.2, 14.N, подключенные N разрядами к входам данных регистра эталона 2, регистра маски 3, q младшими разрядами к входам данных регистра порога 4, синхронизирующие входы 15, 16, 17 и выход 18, подключенные соответственно к синхронизирующим входам регистра эталона 2, регистра маски 3, регистра порога 4 и к выходу компаратора 9. Выходы одноименных разрядов регистра информации 1, регистра эталона 2 соединены с входами соответствующих элементов равнозначности 5.1, 5.2, 5.N, выходы которых вместе с входами одноименных разрядов регистра маски 3 соединены с входами соответствующих элементов И 6.1, 6.2, 6.N, выходы последних соединены с входами 19.1, 19.2, 19. N уплотнителя единиц 8. Выходы 20.1, 20.2, 20.N разрядов 1, 2, N уплотнителя единиц 8 подключены к аналогичным входам первой группы входов компаратора 9, выходы разрядов регистра порога 4 соединены с входами 21.1, 21.2, 21. q преобразователя кода 7, выходы 22.1, 22.2, 22.N+1 разрядов 1, 2, N+1 которого подключены к аналогичным входам второй группы входов компаратора 9. The binary signal combination detector (Fig. 1) contains N-bit information register 1, pattern register 2, mask register 3 (N is the number of bits of the binary signal combination), q is the bit register of threshold 4 (q is the number of bits of the binary code of the number N + 1) , equivalence elements 5.1, 5.2, 5.N, AND 6.1, 6.2, 6.N elements, code converter 7, unit compactor 8, comparator 9, as well as serial information input 10, parallel information inputs 11.1, 11.2, 11.N, clock input 12, control input 13 connected to similar inputs of the register inform 1, data inputs 14.1, 14.2, 14.N, connected by N bits to the data inputs of the register of reference 2, register mask 3, q low bits to the data inputs of the register of threshold 4, synchronizing inputs 15, 16, 17 and output 18, respectively connected to the synchronizing inputs of the register of standard 2, register of mask 3, register of threshold 4 and to the output of comparator 9. The outputs of the same bits of the register of information 1, register of standard 2 are connected to the inputs of the corresponding equivalence elements 5.1, 5.2, 5.N, the outputs of which together with the inputs of the same name mask register bits 3 are connected to the inputs of the corresponding elements AND 6.1, 6.2, 6.N, the outputs of the latter are connected to the inputs 19.1, 19.2, 19. N of the unit sealer 8. The outputs 20.1, 20.2, 20.N of bits 1, 2, N of the unit sealer 8 are connected to similar to the inputs of the first group of inputs of the comparator 9, the outputs of the bits of the threshold register 4 are connected to the inputs 21.1, 21.2, 21. q of the code converter 7, outputs 22.1, 22.2, 22.N + 1 of bits 1, 2, N + 1 of which are connected to similar inputs the second group of inputs of the comparator 9.

Преобразователь кода 7 на семнадцать разрядов уплотненного кода (фиг. 2) содержит элементы ИЛИ 23, И 24 на первой ступени, элементы ИЛИ 25.1, 25.2, 25.3, элементы И 26.1, 26.2, 26.3 на второй ступени, элементы ИЛИ 27.1, 27.2, 27.7, элементы И 28.1, 28.2, 28.7 на третьей ступени, элементы ИЛИ 29.1, 29.2, 29.15, элемент И 30 на четвертой ступени, входы 21.1, 21.2, 21.5 разрядов 0, 1, 5 соответственно, выходы 22.1, 22.2, 22.17 разрядов 1, 2, 17 соответственно. Входы 21.1, 21.2 подключены на первой ступени к входам элементов ИЛИ 23, И 24. Выход элемента ИЛИ 23, вход 21.2, выход элемента И 24 соединен на второй ступени соответственно с первым входом элемента ИЛИ 25.1, 25.2, 25.3 и соответственно с первым входом элемента И 26.1, 26.2, 26.3, второй вход которых подключен к входу 21.3. Выход элемента ИЛИ 25.1, 25.2, 25.3, вход 21.3, выход элемента И 26.1, 26.2, 26.3 соединен на третьей ступени соответственно с первым входом элемента ИЛИ 27.1, 27.2, 27.7 и соответственно с первым входом элемента И 28.1, 28.2, 28.7, второй вход которых подключен к входу 21.4. Выход элемента ИЛИ 27.1, 27.2, 27.7, вход 21.4, выход элемента И 28.1, 28.2, 28.7 соединен на четвертой ступени соответственно с первым входом элемента ИЛИ 29.1, 29.2, 29.15 и соответственно с первым входом элемента И 30, второй вход которых подключен к входу 21.5. Выход элемента ИЛИ 29.1, 29.2, 29.15, вход 21.5, выход элемента И 30 подключен соответственно к выходу 22.1, 22.2, 22.17. The code converter 7 for seventeen bits of the compressed code (Fig. 2) contains the elements OR 23, AND 24 in the first stage, the elements OR 25.1, 25.2, 25.3, the elements AND 26.1, 26.2, 26.3 in the second stage, the elements OR 27.1, 27.2, 27.7 , elements AND 28.1, 28.2, 28.7 at the third stage, elements OR 29.1, 29.2, 29.15, element AND 30 at the fourth stage, inputs 21.1, 21.2, 21.5 bits 0, 1, 5, respectively, outputs 22.1, 22.2, 22.17 bits 1, 2, 17, respectively. Inputs 21.1, 21.2 are connected at the first stage to the inputs of the OR 23, AND 24. Elements, the output of the OR 23 element, input 21.2, the output of the AND 24 element is connected to the second stage, respectively, with the first input of the OR element 25.1, 25.2, 25.3 and, respectively, with the first input of the element And 26.1, 26.2, 26.3, the second input of which is connected to input 21.3. The output of the OR element 25.1, 25.2, 25.3, the input 21.3, the output of the AND element 26.1, 26.2, 26.3 is connected at the third stage, respectively, with the first input of the OR element 27.1, 27.2, 27.7 and, respectively, with the first input of the element AND 28.1, 28.2, 28.7, the second input which is connected to input 21.4. The output of the OR element 27.1, 27.2, 27.7, the input 21.4, the output of the And element 28.1, 28.2, 28.7 is connected at the fourth stage, respectively, with the first input of the OR element 29.1, 29.2, 29.15 and, respectively, with the first input of the And 30 element, the second input of which is connected to the input 21.5. The output of the OR element 29.1, 29.2, 29.15, the input 21.5, the output of the AND element 30 is connected respectively to the output 22.1, 22.2, 22.17.

Преобразователь кода 7 на N+1 разрядов уплотненного кода содержит q-1 ступеней, на j-1 ступени (j 1, 2, q-1) содержит m_j 2^j - 1 элементов ИЛИ и n_j m_j при j <q 1, n_q-1 N - m_q-1 элементов И, соединенных аналогично (см. фиг. 2).The code converter 7 for N + 1 digits of the compressed code contains q-1 steps, at j-1 steps (j 1, 2, q-1) it contains m _j 2 ^j - 1 OR elements and n _j m _j for j <q 1 , n _q-1 N - m _q-1 elements AND, connected in a similar way (see Fig. 2).

Уплотнитель единиц 8 на пятнадцать разрядов уплотненного кода (фиг. 3) содержит модули 31.1, 32.2, 31.7 на первой ступени, модули 32.1, 32.2, 32.3, 32.4 на второй ступени, модули 33.1, 33.2 на третьей ступени, модуль 34 на четвертой ступени, входы 19.1, 19.2. 19.15, выходы 20.1, 20.2, 20.15 разрядов 1, 2, 15 соответственно. В каждом модуле количество выходов равно сумме входов его первой и второй группы входов, на первой ступени модули содержат по одному входу в каждой группе входов, входы и выходы модулей являются входами и выходами разрядов уплотненных кодов. Входы 19.1, 19.2, 19.14 попарно подключены на первой ступени к входам модулей 31.1, 31.2, 31.7. Выходы модуля 31.1 и модуля 31.2 соединены на второй ступени с аналогичными входами соответственно первой и второй группы входов модуля 32.1. Аналогичным образом выходы остальных модулей попарно соединены с входами модулей на следующей ступени. При этом вследствие нечетности числа пятнадцать и количества модулей на первой ступени выходы модуля 31.7 и вход 19.15 соединены на второй ступени соответственно с входами первой группы входов и с входом второй группы входов модуля 32.4. Выходы модуля 34 поразрядно подключены к выходам 20.1, 20.2, 20.15. The unit seal 8 for fifteen digits of the packed code (Fig. 3) contains modules 31.1, 32.2, 31.7 in the first stage, modules 32.1, 32.2, 32.3, 32.4 in the second stage, modules 33.1, 33.2 in the third stage, module 34 in the fourth stage, inputs 19.1, 19.2. 19.15, outputs 20.1, 20.2, 20.15 of bits 1, 2, 15, respectively. In each module, the number of outputs is equal to the sum of the inputs of its first and second groups of inputs, at the first stage, the modules contain one input in each group of inputs, the inputs and outputs of the modules are inputs and outputs of bits of compressed codes. Inputs 19.1, 19.2, 19.14 are connected in pairs at the first stage to the inputs of modules 31.1, 31.2, 31.7. The outputs of module 31.1 and module 31.2 are connected at the second stage with similar inputs of the first and second group of inputs of module 32.1, respectively. Similarly, the outputs of the remaining modules are paired with the inputs of the modules in the next step. Moreover, due to the odd number of fifteen and the number of modules in the first stage, the outputs of module 31.7 and input 19.15 are connected in the second stage, respectively, with the inputs of the first group of inputs and the input of the second group of inputs of module 32.4. The outputs of module 34 are bitwise connected to outputs 20.1, 20.2, 20.15.

Уплотнитель единиц 8 на N разрядов уплотненного кода содержит p ступеней и

модулей на j-й ступени (j 1, 2, p), где p количество разрядов двоичного кода числа

целая часть числа x. Каждый модуль j-й степени содержит s_j 2^j-1 входов первой группы входов, t_j входов второй группы входов и s_j + t_j выходов, где t_j ≅ s_j в n_j-м модуле, t_j s_j в остальных модулях. Выходы первого и выходы второго модуля каждой пары модулей данной ступени соединены с аналогичными входами соответственно первой и второй группы входов модуля следующей ступени (см. фиг. 3), вход 19. N при нечетном N или выходы n_j-го модуля j-й ступени при нечетном N n₁ n₂ n_j соединены с входами второй группы входов n_k-го модуля ближайшей k-й ступени с количеством модулей n_k > n_k-1/2, где k > 1 или k > j.The sealant of units of 8 per N digits of the compressed code contains p steps and

modules at the jth stage (

j

1, 2, p), where p is the number of bits of the binary code of the number

the integer part of x. Each module of the jth degree contains s _j 2 ^j-1 inputs of the first group of inputs, t _j inputs of the second group of inputs and s _j + t _j outputs, where t _j ≅ s _j in the n _jth module, t _j s _j in other modules. The outputs of the first and the outputs of the second module of each pair of modules of a given stage are connected to similar inputs of the first and second group of inputs of the module of the next stage, respectively (see Fig. 3), input 19. N with odd N or outputs n of the _jth module of the jth stage for odd N n ₁ n ₂ n _{j are} connected to the inputs of the second group of inputs of the n _k- th module of the nearest k-th stage with the number of modules n _k > n _k-1 /2, where k> 1 or k> j.

Модуль 33.2 на семь разрядов уплотненного кода (фиг. 4) содержит элементы ИЛИ 35.1, 36.1. 36.2, 37.1, 37.2, 37.3, 38.1, 38.2, 38.3, 39.1, 39.2, 40.1, элементы И 41.1, 41.2, 41.3, 42.1, 42.2, 42.3, 43.1, 43.2, 43.3, 44.1, 44.2, 44.3, входы разрядов 1, 2, 3, 4 первой группы входов, входы разрядов 1, 2, 3 второй группы входов, выходы разрядов 1, 2, 7. Из первой группы входов вход разряда 1 подключен к первому входу элемента ИЛИ 35.1, элементов И 41.1, 41.2, 41.3, вход разряда 2 к первому входу элемента ИЛИ 36.1, элементов И 42.1, 42.2, 42.3, вход разряда 3 к первому входу элемента ИЛИ 37.1. элементов И 43.1, 43.2, 43.3, вход разряда 4 к первому входу элемента ИЛИ 38.1, элементов И 44.1, 44.2, 44.3. Из второй группы входов вход разряда 1 подключен к второму входу элемента ИЛИ 35.1, элементов И 41.1, 42.1, 43.1, 44.1, вход разряда 2 к второму входу элемента ИЛИ 36.1, элементов И 41.2, 42.2, 43.2, 44.2, вход разряда 3 к второму выходу элемента ИЛИ 37.1, элементов И 41.3, 42.3, 43.3, 44.3. Выходы элементов ИЛИ 36.1, И 41.1 соединены с входами элемента ИЛИ 36.2, выход элемента ИЛИ 37.1 непосредственно и выходы элементов И 41.2, 42.1 через элемент ИЛИ 37.3 соединены с входами элемента ИЛИ 37.2. Выход элемента И 41.3 через элемент ИЛИ 38.1 и выход элементов И 42.2, 43.1 через элемент ИЛИ 38.2 соединены с входами элемента ИЛИ 38.3. Выходы элементов И 42.3, 43.2 через элемент ИЛИ 39.1 и выход элемента И 44.1 непосредственно соединены с входами элемента ИЛИ 39.2, выходы элементов И 43.3, 44.2 соединены с входами элемента ИЛИ 40.1. Выход элемента ИЛИ 35.1, 36.2, 37.2, 38.3, 39.2, 40.1, элемента И 44.3 подключен соответственно к выходу разряда 1, 2, 7. Module 33.2 for seven digits of the compressed code (Fig. 4) contains the elements OR 35.1, 36.1. 36.2, 37.1, 37.2, 37.3, 38.1, 38.2, 38.3, 39.1, 39.2, 40.1, elements I 41.1, 41.2, 41.3, 42.1, 42.2, 42.3, 43.1, 43.2, 43.3, 44.1, 44.2, 44.3, inputs of bits 1, 2, 3, 4 of the first group of inputs, inputs of bits 1, 2, 3 of the second group of inputs, outputs of bits 1, 2, 7. From the first group of inputs, the input of bit 1 is connected to the first input of the OR 35.1 element, And 41.1, 41.2, 41.3 elements , the input of bit 2 to the first input of the OR element 36.1, the elements AND 42.1, 42.2, 42.3, the input of bit 3 to the first input of the OR element 37.1. elements AND 43.1, 43.2, 43.3, input of category 4 to the first input of the element OR 38.1, elements AND 44.1, 44.2, 44.3. From the second group of inputs, the input of discharge 1 is connected to the second input of the OR element 35.1, elements AND 41.1, 42.1, 43.1, 44.1, the input of category 2 to the second input of the element OR 36.1, elements AND 41.2, 42.2, 43.2, 44.2, the input of discharge 3 to the second the output of the OR element 37.1, AND elements 41.3, 42.3, 43.3, 44.3. The outputs of the OR 36.1, AND 41.1 elements are connected to the inputs of the OR 36.2 element, the output of the OR element 37.1 directly and the outputs of the AND 41.2, 42.1 elements through the OR element 37.3 are connected to the inputs of the OR element 37.2. The output of the AND 41.3 element through the OR element 38.1 and the output of the AND 42.2, 43.1 elements through the OR element 38.2 are connected to the inputs of the OR element 38.3. The outputs of the elements AND 42.3, 43.2 through the OR element 39.1 and the output of the AND element 44.1 are directly connected to the inputs of the OR element 39.2, the outputs of the elements AND 43.3, 44.2 are connected to the inputs of the element OR 40.1. The output of the OR element 35.1, 36.2, 37.2, 38.3, 39.2, 40.1, the And element 44.3 is connected respectively to the output of the discharge 1, 2, 7.

Модуль любой ступени с s входами первой группы входов и 1≅ t≅ s входами второй группы входов содержит st элементов ИЛИ, st элементов И, при этом вход разряда j первой группы входов и вход разряда k второй группы входов (j 1, 2, s, k 1, 2, t) подключен соответственно к первому и второму входу (jk)-го элемента И, а к выходу разряда i (i 1, 2, s+t-1) через соединенные по схеме многовходового ИЛИ соответствующие элементы ИЛИ подключены вход разряда i первой группы входов (при i≅s), вход разряда i второй группы входов (при i ≅ t), выходы (jk)-х элементов И, удовлетворяющих условию j + k i (при i ≥ 2), выход (st)-го элемента И подключен к выходу разряда s + t. A module of any stage with s inputs of the first group of inputs and 1≅ t≅ s inputs of the second group of inputs contains st elements OR, st elements AND, while the input of category j of the first group of inputs and the input of category k of the second group of inputs (j 1, 2, s , k 1, 2, t) is connected respectively to the first and second input of the (jk) th AND element, and to the discharge output i (i 1, 2, s + t-1) through the corresponding OR input elements connected via the multi-input OR circuit, are connected input of discharge i of the first group of inputs (for i ≅ s), input of discharge i of the second group of inputs (for i ≅ t), outputs of (jk) th AND elements satisfying the conditions iju j + k i (with i ≥ 2), the output (st) -th AND gate connected to the output of s + t discharge.

Компаратор 9 (фиг. 5) содержит элементы НЕ 45.1, 45.2, 45 N, элементы И 46.1, 46.2, 46.N, элементы ИЛИ 47.1, 47.2, 47.N-1, элемент ИЛИ-НЕ 48, входы 20.1, 20.2, 20.N соответственно разрядов 1, 2, N первой группы входов, входы 22.1, 22.1, 22.N+1 соответственно разрядов 1, 2, N+1 второй группы входов, выход 18. Входы 20.1, 20.2, 20.N первой группы входов подключены соответственно через элементы НЕ 45.1, 45.2, 45.N к первому входу элементов И 46.1, 46.2, 46.N, второй вход которых подключен соответственно к входам 22.1, 22.2, 22.N второй группы входов. Выходы элементов И 46.1, 46.2, 46.N через соединенные по схеме многовходового ИЛИ элементы ИЛИ 47.1, 47.2, 47.N-1 подключены к первому входу элемента ИЛИ-НЕ 48, второй вход которого подключен к входу 22.N+1 второй группы входов. Выход элемента ИЛИ-НЕ 48 соединен с выходом 18. В j-м каскаде многовходового элемента ИЛИ (j 1, 2, r) содержится

элементов ИЛИ, где r количество разрядов двоичного числа

.Comparator 9 (Fig. 5) contains elements NOT 45.1, 45.2, 45 N, elements AND 46.1, 46.2, 46.N, elements OR 47.1, 47.2, 47.N-1, element OR NOT 48, inputs 20.1, 20.2, 20.N, respectively,

bits

1, 2, N of the first group of inputs, inputs 22.1, 22.1, 22.N + 1, respectively,

bits

1, 2, N + 1 of the second group of inputs, output 18. Inputs 20.1, 20.2, 20.N of the first group the inputs are connected respectively through the elements NOT 45.1, 45.2, 45.N to the first input of the elements AND 46.1, 46.2, 46.N, the second input of which is connected respectively to the inputs 22.1, 22.2, 22.N of the second group of inputs. The outputs of the AND 46.1, 46.2, 46.N elements are connected via a multi-input OR scheme OR elements 47.1, 47.2, 47.N-1 are connected to the first input of the OR-NOT 48 element, the second input of which is connected to the input 22.N + 1 of the second group inputs. The output of the OR-NOT 48 element is connected to the output 18. The j-th cascade of the multi-input OR element (

j

1, 2, r) contains

elements OR, where r is the number of bits of a binary number

.

Обнаружитель комбинации двоичных сигналов (фиг. 1) работает следующим образом. The detector combination of binary signals (Fig. 1) works as follows.

Последовательные двоичные сигналы (ДС) (фиг. 6а) или параллельные ДС (фиг. 6б) поступают по последовательному информационному входу 10 или параллельным информационным входам 11.1, 11.2, 11.N на аналогичные входы регистра информации 1. Тактовые импульсы (ТИ) поступают по тактовому входу 12 на тактовый вход регистра информации 1 и вводят в него последовательные или параллельные ДС, выбираемые управляющим сигналом на управляющем входе 13. В каждом тактовом интервале регистр информации 1 содержит N-разрядную выборочную комбинацию, которая при последовательном вводе образована последовательными ДС из текущего и N-1 предыдущих тактовых интервалов, при параллельном вводе комбинацией параллельных ДС из текущего тактового интервала. Serial binary signals (DS) (Fig. 6a) or parallel DS (Fig. 6b) are fed through a serial information input 10 or parallel information inputs 11.1, 11.2, 11.N to the same inputs of the information register 1. Clock pulses (TI) are received the clock input 12 to the clock input of the information register 1 and serial or parallel DS selected by the control signal at the control input 13 is introduced into it. In each clock interval, the information register 1 contains an N-bit sample combination, which, when nom formed by successive input CP of the current and previous N-1 clock periods, the parallel combination of parallel input DC current of the clock interval.

По входам данных 14.1, 14.2, 14.N в регистр эталона 2 и регистр маски 3 синхронизирующими импульсами на синхронизирующих входах 15 и 16 вводятся соответственно N-разрядные эталон (обнаруживаемая комбинация) и маска. Разряды маски содержат 1 на информационных и 0 на неинформационных позициях (разрядах) эталона. По входам данных 14.1, 14.2, 14.q в регистр порога 4 синхронизирующими импульсами на синхронизирующем входе 17 вводится q-разрядный порог. At the data inputs 14.1, 14.2, 14.N, the N-bit standard (detectable combination) and the mask are entered into the register of the reference 2 and the register of the mask 3 by synchronizing pulses on the synchronizing inputs 15 and 16 respectively. The mask bits contain 1 on the information and 0 on the non-information positions (bits) of the standard. At the data inputs 14.1, 14.2, 14.q, a q-bit threshold is introduced into the threshold register 4 by synchronizing pulses at the synchronizing input 17.

Выборочная комбинация с выходов регистра информации 1 и эталон с выходов регистра эталона 2 сравниваются элементами равнозначности 5.1, 5.2, 5.N, на выходах которых образуется N-разрядная корреляционная комбинация с содержимым разрядов 0 при несовпадении и 1 при совпадении сравниваемых разрядов выборочной комбинации и эталона. Корреляционная комбинация, маска с выходов регистра маски 3 образуют на выходах элементов И 6.1, 6.2, 6.N маскированную корреляционную комбинацию, которая совпадает с корреляционной комбинацией на информационных позициях эталона и содержит 0 в остальных разрядах. Маскированная корреляционная комбинация поступает по входам 19.1. 19.2, 19.N в уплотнитель единиц 8 и преобразуется в комбинацию уплотненного кода, которая с выходов 20.1, 20.2, 20.N уплотнителя единиц 8 поступает на входы первой группы входов компаратора 9. Порог с выходов регистра порога 4 поступает по входам 21.1, 21.2, 21.q в преобразователь кода 7 и преобразуется в комбинацию уплотненного кода, которая с выходов 22.1, 22.2, 22.N+1 преобразователя кода 7 поступает на входы второй группы входов компаратора 9. Компаратор 9 сравнивает уплотненные коды маскированной корреляционной комбинации и порога и формирует на входе 18 решение об обнаружении комбинации двоичных сигналов, если число информационных позиций, на которых выборочная комбинация совпадает с эталоном, не меньше порога. The sample combination from the outputs of the information register 1 and the sample from the outputs of the register of sample 2 are compared by the equivalence elements 5.1, 5.2, 5.N, at the outputs of which an N-bit correlation combination is formed with the contents of bits 0 when the mismatches and 1 coincide when the compared bits of the selected combination and sample . The correlation combination, the mask from the outputs of the mask register 3 form the masked correlation combination at the outputs of the AND 6.1, 6.2, 6.N elements, which coincides with the correlation combination at the information positions of the standard and contains 0 in the remaining digits. The masked correlation combination is input 19.1. 19.2, 19.N to the unit sealer 8 and is converted to a combination of the compacted code, which from the outputs 20.1, 20.2, 20.N of the unit sealer 8 goes to the inputs of the first group of inputs of the comparator 9. The threshold from the outputs of the threshold register 4 goes to the inputs 21.1, 21.2 , 21.q into code converter 7 and is converted into a combination of a compressed code, which from outputs 22.1, 22.2, 22.N + 1 of code converter 7 is fed to the inputs of the second group of inputs of comparator 9. Comparator 9 compares the compressed codes of the masked correlation combination and threshold and forms at input 18 a decision on detecting a combination of the binary signals if the number of data items on which the selective combination coincides with the standard, is not less than the threshold.

В уплотненных кодах порога и маскированной корреляционной комбинации единицы расположены в младших разрядах, начиная с первого, количество единиц соответственно равно порогу и количеству единиц в самой комбинации. На фиг. 7а приведен пример преобразования двоичного кода В 0101 (кода числа 5) в уплотненный код C 00011111 c единицами в разрядах 1, 2, 5, на фиг. 7б - пример преобразования маскированной корреляционной комбинации А 1011010 в комбинацию уплотненного кода С 0001111 с единицами в разрядах 1, 2, 3, 4 (в кодах старшие разряды расположены слева). In the compressed threshold and masked correlation combination codes, the units are located in the lower digits, starting from the first, the number of units is equal to the threshold and the number of units in the combination itself. In FIG. 7a shows an example of converting the binary code B 0101 (code of the number 5) to the compressed code C 00011111 with units in bits 1, 2, 5, in FIG. 7b is an example of converting a masked correlation combination A 1011010 to a combination of a compressed code C 0001111 with units in bits 1, 2, 3, 4 (in the codes, the highest bits are on the left).

Преобразователь кода 7 на семнадцать разрядов уплотненного кода (фиг. 2) или на N+1 разрядов уплотненного кода преобразует двоичный код порога поразрядно, начиная с младших разрядов. Код разрядов 0, 1 порога с входов 21.1, 21.2 поступает на входы элементов ИЛИ 23, И 24 и преобразуется в уплотненный код первой ступени с разрядами 1, 2, 3 соответственно на выходе элемента ИЛИ 23, на линии входа 21.2, на выходе элемента И 24, так как входным кодам 00, 01, 10, 11 (кодам чисел 0, 1, 2, 3) соответствуют уплотненные коды 000, 001, 011, 111. Уплотненный код первой ступени поразрядно поступает на первые входы элементов ИЛИ 25.1, 25.2, 25.3 и элементов И 26.1. 26.2, 26.3 на второй вход которых поступает код разряда 2 порога с входа 21.3. Поразрядное логическое сложение и умножение кодов преобразует их в уплотненный код второй ступени с разрядами 1, 2, 7 соответственно на выходе элементов ИЛИ 25.1, 25.2, 25.3, на линии входа 21.3, на выходе элементов И 26.1, 26.2, 26.3, так как в этом коде единицы сдвинуты к разряду 1, количество единиц равно числу в разрядах 0, 1, 2 порога. Последнее объясняется тем, что единица в разряде 2 порога, соответствующая его увеличению на четыре, переносится элементами ИЛИ 25.1, 25.2, 25.3, по линии входа 21.3 в разряды 1, 2, 3, 4 уплотненного кода второй ступени и сдвигает уплотненный код первой ступени через элементы И 26.1, 26.2, 26.3 в разряды 5, 6, 7 уплотненного кода второй ступени, аналогичным образом уплотненный код второй ступени и код разряда 3 порога с входа 21.4 преобразуется в уплотненный код третьей ступени с разрядами 1, 2, 15 соответственно на выходе элементов ИЛИ 27.1, 27.2, 27.7, на линии входа 21.4, на выходе элементов И 28.1, 28.2, 28.7, а уплотненный код третьей ступени и код разряда 4 порога с входа 21.5 преобразуется в код порога с разрядами 1, 2, 17 соответственно на выходе элементов ИЛИ 29.1, 29.2, 29.15, на линии входа 21.5, на выходе элемента И 30, соединенными с выходами 22.1, 22.2, 22.17. Аналогичным образом преобразуется двоичный код порога любой разрядности. The code converter 7 for seventeen bits of a compressed code (Fig. 2) or for N + 1 bits of a compressed code converts the binary threshold code bitwise, starting with the least significant bits. The code of bits 0, 1 of the threshold from the inputs 21.1, 21.2 goes to the inputs of the OR 23, AND 24 elements and is converted into a compacted code of the first stage with bits 1, 2, 3, respectively, at the output of the OR element 23, at the input line 21.2, at the output of the AND element 24, since the input codes 00, 01, 10, 11 (codes of numbers 0, 1, 2, 3) correspond to the condensed codes 000, 001, 011, 111. The condensed code of the first stage is bitwise fed to the first inputs of the OR elements 25.1, 25.2, 25.3 and elements And 26.1. 26.2, 26.3 to the second input of which the discharge code 2 of the threshold from input 21.3 is received. Bitwise logical addition and multiplication of the codes converts them into a second-stage compressed code with bits 1, 2, 7, respectively, at the output of the OR elements 25.1, 25.2, 25.3, at the input line 21.3, at the output of the And 26.1, 26.2, 26.3 elements, since this In the code, the units are shifted to bit 1, the number of units is equal to the number in the bits 0, 1, 2 of the threshold. The latter is explained by the fact that the unit in category 2 of the threshold corresponding to its increase by four is transferred by OR elements 25.1, 25.2, 25.3, along the input line 21.3 to bits 1, 2, 3, 4 of the compressed code of the second stage and shifts the compressed code of the first stage through elements I 26.1, 26.2, 26.3 into bits 5, 6, 7 of the compressed second-stage code, similarly, the compressed second-stage code and discharge 3-code of the threshold from input 21.4 are converted to the third-stage compressed code with bits 1, 2, 15, respectively, at the output of the elements OR 27.1, 27.2, 27.7, on the entry line 21.4, on you the progress of the elements AND 28.1, 28.2, 28.7, and the summarized code of the third stage and the discharge code 4 of the threshold from the input 21.5 is converted to the threshold code with the digits 1, 2, 17, respectively, at the output of the elements OR 29.1, 29.2, 29.15, on the input line 21.5, on the output of the element And 30 connected to the outputs 22.1, 22.2, 22.17. Similarly, the binary threshold code of any bit depth is converted.

В уплотнителе единиц 8 на пятнадцать разрядов уплотненного кода (фиг. 3) или на N разрядов уплотненного кода каждый модуль преобразует уплотненные коды, поступающие на входы его первой и второй группы входов, в уплотненный код с количеством разрядов и единиц, равным соответственно суммарному количеству разрядов и единиц во входных кодах модуля. На первой ступени модули 31.1, 31.2, 31.7 преобразуют пары одноразрядных кодов маскированной корреляционной комбинации с входов 19.1, 19.2, 19.14 в 2-разрядные уплотненные коды, которые на второй ступени попарно преобразуются модулями 32.1, 32.2, 32.3 в четырехразрядные уплотненные коды. Модуль 32.4 преобразует двухразрядный и одноразрядный уплотненные коды, поступающие на входы его первой и второй группы входов соответственно с выходов модуля 31.7 и с входа 19.15, в трехразрядный уплотненный код. Аналогично на третьей ступени модули 33.1, 33.2 попарно преобразуют уплотненные коды второй ступени, на четвертой ступени модуль 34 преобразует уплотненные коды третьей ступени в уплотненный код маскированной корреляционной комбинации с разрядами 1, 2, 15 на выходах 20.1, 20.2, 20.15 соответственно. Аналогичным попарным преобразованием формируются уплотненные коды любой разрядности. In the unit compactor 8 for fifteen bits of a compressed code (Fig. 3) or for N bits of a compressed code, each module converts the compressed codes supplied to the inputs of its first and second groups of inputs into a compressed code with the number of bits and units equal to the total number of bits and units in the input codes of the module. At the first stage, modules 31.1, 31.2, 31.7 convert pairs of one-bit masked correlation combination codes from inputs 19.1, 19.2, 19.14 into 2-bit compressed codes, which at the second stage are pairwise converted by modules 32.1, 32.2, 32.3 into four-bit compressed codes. Module 32.4 converts two-bit and one-bit multiplexed codes arriving at the inputs of its first and second group of inputs, respectively, from the outputs of module 31.7 and from input 19.15, into a three-digit multiplexed code. Similarly, at the third stage, modules 33.1, 33.2 convert pairwise codes of the second stage in pairs, at the fourth stage, module 34 converts the compressed codes of the third stage into a compressed code of the masked correlation combination with bits 1, 2, 15 at the outputs 20.1, 20.2, 20.15, respectively. In a similar pairwise transformation, compressed codes of any capacity are formed.

Работа модуля 33.2 на семь разрядов уплотненного кода (фиг. 4) или на любое их количество заключается в сдвиге уплотненного кода второй группы входов к единицам уплотненного кода первой группы входов модуля. На фиг. 7в приведен пример преобразования уплотненных кодов B₁ 0111 и B₂ 11 в уплотненный код C 011111.The operation of module 33.2 by seven digits of the compressed code (Fig. 4) or by any number of them consists in shifting the compressed code of the second group of inputs to the units of the compressed code of the first group of inputs of the module. In FIG. 7c shows an example of converting the compressed codes B ₁ 0111 and B ₂ 11 into the compressed code C 011111.

В модуле 33.2 первый уплотненный код по входам разрядов 1, 2, 3, 4 первой группы входов поступает на первые входы элементов или 35.1, 36.1, 37.1, 38.1 соответственно. Второй уплотненный код по входам разрядов 1, 2, 3 второй группы входов поступает на вторые входы элементов ИЛИ 35.1, 36.1, 37.1 соответственно и сдвигается ими в разряды 1, 2, 3 выходного уплотненного кода. Код разряда 1 первой группы входов поступает на первые входы элементов И 41.1, 41.2, 41.3, на вторые входы которых поступает соответственно код разрядов 1, 2, 3 второй группы входов. В результате второй уплотненный код сдвигается через элементы И 41.1, 41.2, 41.3 в разряды 2, 3, 4 выходного уплотненного кода при наличии единицы в разряде 1 первого уплотненного кода. Аналогичным образом второй уплотненный код сдвигается через элементы И 42.1, 42.2, 42.3 в разряды 3, 4, 5 через элементы И 43.1, 43.2, 43.3 в разряды 4, 5, 6, через элементы И 44.1, 44.2, 44.3 в разряды 5, 6, 7 выходного уплотненного кода при наличии единицы соответственно в разряде 2, 3, 4 первого уплотненного кода. Полученные в результате сдвигов коды в разряде 2 объединяются элементом ИЛИ 36.2, в разряде 3 элементами ИЛИ 37.2, 37.3, в разряде 4 элементами ИЛИ 38.1, 38.2, 38.3, в разряде 5 элементами ИЛИ 39.1, 39.2, в разряде 6 элементом ИЛИ 40.1. Коды с выходов элементов ИЛИ 35.1, 36.2, 37.2, 38.3, 39.2, 40.1, элемента И 44.3 поступают соответственно в разряды 1, 2, 7 выходного уплотненного кода. In module 33.2, the first compressed code at the inputs of bits 1, 2, 3, 4 of the first group of inputs goes to the first inputs of the elements or 35.1, 36.1, 37.1, 38.1, respectively. The second compressed code at the inputs of bits 1, 2, 3 of the second group of inputs goes to the second inputs of the OR elements 35.1, 36.1, 37.1, respectively, and is shifted by them into bits 1, 2, 3 of the output compressed code. The bit code 1 of the first group of inputs is supplied to the first inputs of the elements AND 41.1, 41.2, 41.3, the second inputs of which receive respectively the code of bits 1, 2, 3 of the second group of inputs. As a result, the second compressed code is shifted through the elements And 41.1, 41.2, 41.3 to bits 2, 3, 4 of the output compressed code in the presence of a unit in bit 1 of the first compressed code. Similarly, the second compressed code is shifted through the elements And 42.1, 42.2, 42.3 to bits 3, 4, 5 through the elements And 43.1, 43.2, 43.3 to bits 4, 5, 6 through the elements And 44.1, 44.2, 44.3 to bits 5, 6 , 7 of the output compressed code in the presence of a unit, respectively, in bit 2, 3, 4 of the first compressed code. The codes obtained as a result of the shifts in bit 2 are combined by OR 36.2, in bit 3 by OR 37.2, 37.3, in bit 4 by OR 38.1, 38.2, 38.3, in bit 5 by OR 39.1, 39.2, in bit 6 by OR 40.1. Codes from the outputs of the elements OR 35.1, 36.2, 37.2, 38.3, 39.2, 40.1, element AND 44.3 are respectively received in bits 1, 2, 7 of the output compressed code.

Работа компаратора 9 (фиг. 5) основана на принципе сравнения уплотненных кодов, который поясняется фиг. 8. Уплотненный код маскированной корреляционной комбинацией С поразрядно инвертируется, инверсная комбинация

поразрядной конъюнкцией с уплотненным кодом порога В образует комбинацию сравнения

B. На фиг. 8а комбинация С содержит N 7 разрядов, N' 5 единиц, комбинация B содержит порог N_п 6. В этом случае N'<N_п, и в комбинации сравнения присутствует хотя бы одна единица. В случае N' N_п (фиг. 8б) или N' > N_п комбинация сравнения не содержит единиц. Логическое сложение кодов всех разрядов комбинации сравнения дает соответствующий результат сравнения уплотненных кодов.The operation of the comparator 9 (FIG. 5) is based on the principle of comparing compressed codes, which is illustrated in FIG. 8. The condensed code masked by the correlation combination C is bitwise inverted, the inverse combination

bitwise conjunction with a compacted threshold code B forms a combination of comparison

B. In FIG. 8a, combination C contains N 7 digits, N ′ 5 units, combination B contains a threshold of N _p 6. In this case, N ′ <N _p , and at least one unit is present in the comparison combination. In the case of N 'N _p (Fig. 8b) or N'> N _{p, the} comparison combination does not contain units. The logical addition of the codes of all bits of the comparison combination gives the corresponding result of comparing the summarized codes.

В компараторе 9 уплотненный код маскированной корреляционной комбинации с входов 20.1, 20.2, 20.N инвертируется элементами НЕ 45.1, 45.2, 45.N, с входов которых вместе с кодом разрядов 1, 2, N порога с входов 22.1, 22.2, 22.N поступает на входы элементов И 46.1, 46.2, 46.N и образует на их выходах комбинацию сравнения. Коды разрядов комбинации сравнения объединяются элементами ИЛИ 47.1, 47.2, 47.N-1, результат сравнения с выхода последнего и код разряда N+1 порога с входа 22.N+1 поступает через элемент ИЛИ-НЕ 48 на выход 18. Если количество единиц в уплотненном коде маскированной коррелляционной комбинации не меньше порога, на выходе 18 присутствует сигнал 1, в противном случае сигнал 0. Разряд N+1 уплотненного кода порога используется при задании порогов, превышающих N. In comparator 9, the compressed code of the masked correlation combination from inputs 20.1, 20.2, 20.N is inverted by elements NOT 45.1, 45.2, 45.N, from the inputs of which, together with the discharge code 1, 2, N, of the threshold from inputs 22.1, 22.2, 22.N arrives at the inputs of elements And 46.1, 46.2, 46.N and forms a combination of comparisons at their outputs. The discharge codes of the comparison combination are combined by OR elements 47.1, 47.2, 47.N-1, the result of the comparison from the output of the last and the discharge code N + 1 of the threshold from input 22.N + 1 is sent through the OR-NOT 48 element to output 18. If the number of units in the summarized code of the masked correlation combination there is at least a threshold, at output 18 there is a signal 1, otherwise, signal 0. The digit N + 1 of the summed threshold code is used when thresholds are set that exceed N.

Время задержки распространения сигнала в уплотнителе единиц 8 равно суммарному времени распространения сигнала модулем каждой ступени. Время задержки распространения сигнала в модуле j-й ступени равно времени задержки распространения сигнала на j логических элементах. Поэтому время задержки распространения сигнала в уплотнителе единиц 8 из P ступеней равно времени задержки распространения сигнала на (1 + P) P/2 логических элементах. При N 16 это время в 2,7 раза меньше времени задержки распространения сигнала в сумматоре. С учетом задержки распространения сигнала в остальных элементах обнаружителя быстродействие заявленного устройства превышает быстродействие известного устройства примерно в 2 раза. The propagation delay time of the signal in the unit densifier 8 is equal to the total signal propagation time by the module of each stage. The propagation delay time of a signal in the jth stage module is equal to the propagation delay time of a signal on j logic elements. Therefore, the propagation delay time of the signal in the unit multiplier of 8 out of P steps is equal to the propagation delay time of the signal at the (1 + P) P / 2 logic elements. At N 16, this time is 2.7 times less than the propagation delay time of the signal in the adder. Given the propagation delay of the signal in the remaining elements of the detector, the speed of the claimed device exceeds the speed of the known device by about 2 times.

На предприятии разработан и испытан обнаружитель комбинации двоичных сигналов на 16 разрядов на базовом матричном кристалле 1515XMI, полностью подтвердивший достижение поставленной цели. A 16-bit binary signal combination detector was developed and tested at the enterprise on the 1515XMI base matrix crystal, which fully confirmed the achievement of the goal.

Claims

1. A binary signal combination detector containing N-bit information register, standard register, mask register, q-bit threshold register, N equivalence elements, N elements And, where N is the number of binary signals of the combination, q is the number of bits of the binary code of the number N + 1 while the outputs of the same ranks of the information register and the reference register are connected to the inputs of the corresponding equivalence elements, the outputs of which together with the outputs of the same bits of the mask register are connected to the inputs of the corresponding elements serial, N parallel information inputs, clock, control inputs of the information register, N inputs of the data of the register of the mask, register of the mask, q inputs of the data of the threshold register, their clock input is connected to similar inputs of the detection of the combination of binary signals, the output of which is connected to the output of the comparator, characterized in that a unit compactor and a code converter are introduced into it, while the outputs of the AND elements are connected to N inputs of the unit compactor, the outputs of the N digits of which are connected to similar inputs the first group of inputs of the comparator, the outputs of q bits of the threshold register are connected to similar inputs of the code converter, the outputs of the N + 1 bits of which are connected to similar inputs of the second group of inputs of the comparator.

2. The detector according to claim 1, characterized in that the code converter for N + 1 bits of the compressed code contains q 1 steps, at the jth step (j 1,2, q 1) contains m _j 2 ^j 1 elements OR and n _j m _j , for j <q 1, n _q _- ₁ N - m _q _- ₁ elements AND, at the first stage the inputs of the OR element, the AND element are connected to the inputs of the bits 0.1 of the code converter, the output of the OR element, the input of bit 1 of the converter code, the output of the AND element is, respectively, the output of the discharge 1,2,3 of the first stage, at the j-th stage (j 2,3. q 1) the first inputs of the i-th OR element and the K-th AND element (j 1,2, mj, K 1,2, nj) are connected respectively with the discharge output of the i- and K (j 1) -th stage, the second input of each OR element, AND is connected to the input of the discharge j of the code converter, the output of the jth OR element, the input of the discharge j of the code converter, the output of the Kth AND element are respectively the output of the discharge of i, 2j, k + 2 ^{j of the} jth stage, and the outputs of the bits of the last stage are the outputs of similar bits of the code converter.

3. The detector according to claim 1, characterized in that the compactor of units for N bits of the compressed code contains p steps and n _j [(N n ₁ - n ₂ -. N _j-1 ) / 2] modules at the jth step ( j 1,2, p), where p is the number of bits of the binary code of the number N 1, n ₁ [N / 2] [X] is the integer part of the number X, the module of the jth stage contains S _j 2 ^j ^- ¹ inputs of the first group of inputs , t _j inputs of the second group of inputs and S _i + t _j outputs, where t _j ≅ Sj in the n _jth module, t _j S _j in the remaining modules, the inputs of the unit sealer are connected in pairs to the inputs of the modules of the first stage, the outputs of the discharges of the first and second modules of each pair of modules given dips are connected to similar inputs of the first and second groups of inputs of the next stage module, the Nth input of the unit sealer (for odd N) or the outputs of the bits n of the _jth module of the jth stage (for odd N n ₁ - n ₂ -. n _j) connected to inputs of second AND input group n _K th unit nearest the K-th stage with the number of modules n _K> n _K _- _1/2 (K> 1, K> j), bits of the outputs of the last stage are the outputs of a module similar discharges seal units, and any module with S inputs of the first group of inputs and 1 ≅ t ≅ S inputs of the second group of inputs contains St of OR elements or St elements of AND, the input of discharge j of the first group of inputs and the input of discharge K of the second group of inputs of the module (j 1,2, S, K 1,2, t) is connected respectively to the first and second inputs of the jK-th element And, and to the output of the discharge j of the module (j 1,2, S + t 1) through the corresponding elements OR connected by the multi-input OR scheme, the input of the discharge i of the first group of inputs of the module (for i ≅ S), the input of the discharge i of the second group of inputs of the module (for i ≅ t), the outputs of the (jk) th AND elements satisfying the condition j + K i (for i ≥ 2), the output of the Stth AND element is connected to the output of the discharge S + t.

4. The detector according to claim 1, characterized in that the comparator contains N elements NOT, N elements AND, N 1 elements OR, element OR NOT, while the inputs of bits 1,2, N of the first group of inputs are connected respectively through the elements NOT to the first the input of AND elements, the second input of which is connected respectively to the inputs of bits 1,2.N of the second group of inputs of the comparator, the outputs of the AND elements are connected to the first input of the OR element, NOT connected by the multi-input OR element OR, the second input of which is connected to the input of discharge N + 1 second group of inputs to a device whose output is connected to the output of the element OR NOT.