Изобретение относитс к области цифровой вычислительной техники, в частности к устройствам дл умножени , и может быть использовано в цифровых вычислительных машинах. Известно устройство дл умножени , содержащее первый и второй регистры сдвига, вентили передачи, первый элемент И С1Л« Данное устройство довольно прост однако дл достижени величины погрешности вычислений меньшей един цы младшего разр да устройство содержит дополнительные разр ды перво го регистра и сумматора, что приводит к увеличений аппаратурных затрат и уменьшению быстродействи . Наиболее близким к данному вл етс устройство дл умножени , соде жащее первый и второй регистры сдви га, сумматор, блок элементов И передачи, первый элемент И, второй элемент И, причем выходы первого регистра через блок элементов И передачи соединены с входами суммат ра, первый вход первого элемента И соединен с входом устройства, второ вход - с выходом первого разр да вт рого регистра, а выход - с управл ю щими входами блока элементов И пере дачи, первый вход второго элемента И соединен с входом устройства, вто рой вход - с выходом BTOjporo разр д второго регистра, третий вход - с выходом последнего разр да первого регистра, а выход - с входом послед него разр да сумматора С2. Недостатком известного устройств вл етс низкое быстродействие. Цель изобретени . - повышение быстродействи . Поставленна цель достигаетс тем, что в устройство, содержащее первый регистр сдвига, второй регистр сдвига, сумматор, группу элементов И, два элемента И, причем первый вход первого элемента И соединен с тактовым входом устройст и первым входом второго элемента И, выходы И старших разр дов первого регистра сдвига соединены с информационными входами соответствующих элементов И группы (и - разр дность операндов у, выходы которьпс соединен с соответствующими входами сумматор выход старшего разр да второго регистра сдвига соединен с вторым входом первого элемента И, введены три элемента ИЛИ, триггер, третий, четвертьй п тый и шестой элементы И 4 счетчик, два элемента НЕ, причем вы- ходы разр дов рервого регистра сдвига соединены соответственно с входами первого элемента ИЛИ, выход которого соединен с первым входом третьего элемента И, выход которого соединен через первый элемент НЕ с первым входом четвертого элемента И, выход которого соединен с выходом устройства, второй вход третьего элемента И соединен с выходом второго элемента ИЛИ, входы которого соединены соответственно с выходами рззр доэ второго регистра сдвига, выход старшего разр да которого через второй элемент НЕ соединен с первым входом п того элемента И, второй вход которого соединен с тактовым входом устройства и вторым входом четвертого элемента И, третий вход соединен с инверсным выходом триггера и входом сброса счетчика, счетный вход которого соединен с выходом второго элемента И и первьп-1 входом шестого элемента И, остальные входы которого соединены соответственно с выходами счетчика , выход переполнени которого соединен с входом сброса триггера, информационный вход которого соединен с выходом первого элемента И, пр мой выход триггера соединен с вторым входом второго элемента И, выход щестого элемента И соединен с первым входом третьего элемента РиШ и управл ющими входами элеь1ентов И группы, второй вход третьего элемента ИЛИ соединен с выходом п того элемента И, выход третьего элемента ИЛИ соединен с входами сдвига первого и второго регистров сдвига, выход младшего ( +П-го разр да первого регистра сдвига соединен с информационным входом соответствующего элемента И группы, выход которого подключен к соответствующему входу сумматора. На чертеже представлена блок-схема устройства дл умножени . Устройство содержит первый 1 и торой 2 регистры сдвига, сумматор3 ., группу элементов И 4, триггер 5, четчик 6, элементы И 7 - 12, элемены ИЛИ 13 - 15, элементы НЕ 16,17, актовый вход 18 и выход 19 устроййта . Устройство работает следующим бразом. Исходные данные дл умножени ножимое без младшего разр да 31 и множитель ввод тс в первый и второй регистры 1 и 2 соответственно триггер 5 и счетчик 6 установлены Б нулевом состо нии. При поступлении тактового сигнала на вход J 8 устройства множимое, перв начешьно равное А, сдвигаетс на один разр д вправо в первом регистре а множитель первоначально равный В, сдвигаетс на один разр д влево во втором регистре 2. Так кик в первый регистр 1 введено множимое без младшего разр да, то значение дополнительного разр да первого регистра I после первого сдвига равно, нулю.Начи на со второго такта сдвига в этом разр де последовательно наход тс с предпоследней по первую цифры множимого , соответствующие с второй по ft,- -ю цифрам множител .Передача произведени цифры множител ,вз той с первого разр да второго регистра 2,и цифры .множимого,вз той с последнего допол .нительного разр да первого регистра I , в последний разр д сумматора 3 производитс через группу элементов И 4 только при передачах сдвинутого множимого в сумматоре 3. Под воздействием тактового сигнала на входе 18 устройства частоты ) определ емой частотой сдвига первого и второго регистров 1,2,анализируетс очередн цифра множител с первого выхода второго регистра 2. Если эта цифра равна единице, то на выходе элемента И 7 формируетс сигнал, устанавливающий по переднему фронту триггер 5 в единичное состо ние . При этом на выходе элемента И 8 формируетс сигнал, поступающий на счетный вход счетчика 6, коэффициент пересчета которого определ етс длительностью такта суммировани и на один из входов элемента И 9, на остальных входах элемента И 9 присутствуют сигналы 1 ,. и на его выходе формируетс сигнал начала такта суммировани , который через группу элементов И 4 вводит информацию первого регистра 1 в сумматор 3 а по заданному фронту через элемент ИЛИ I3 осуществл ет сдвиг информации первого и второго регистров 1,2 Таким образом, после окончани действи сигнала с выхода элемента И 9 и прихода очередноготактового сигнала с входа 18 имеетс возможность анализа следующих цифр множител . 44 Если одна или несколько следующих цифр множител равны нулю, то с помощью элемента НЕ 16 и элемента И 10 формируютс сигналы, которые через элемент ИЛИ 13 сдвигают информацию первого и второго регистров 1,2. Если в момент выполнени такта суммировани анализируема цифра множител равна единице, то последующее формирование сигналов сдвига не проходит и осуществл етс ожидание окончани такта суммировани . Конец такта суммировани определ ет сигнал переполнени счетчика 6, переключающегос по заднему фронту сигналов элемента И 8. После окончани действи сигнала переполнени триггер 5, а следовательно, и счетчик 6 переход т в нулевое состо ние. Последующий приход тактового сигнала с входа 18 в зави-г симости от анализируемого разр да множител определит такт суммировани либо такт сдвига. Операци умножени может считатьс законченной, если не выполн етс такт суммировани и состо ни первого или второго регистров 1,2 равны нулю. Сигнал окончани умножени формируетс на выхо5;е элемента И J 2 под действием тактового сигнала входа 18, когда триггер 5 установлен в нулевом состо нии, с помощью элементов ИЛИ 14 и 15, вл ющихс схемами совпадени дл низких уровней сигнала, элемента И 11, выполн ющего функцию сборки сигналов низких уровней, и элемента НЕ 17, на выходе которого формируетс сигнал, когда значени .сдвинутого множимого или множител в первом или втором регистрах 1,2 равны нулю. По сигналу выхода 19 устройства можно осуществл ть ввод последующих чисел множител и.множимого в соответствующие регистры 1,2. Таким образом, врем умножени в данном устройстве красно периоду TC такто,вых сигналов входа 18 и . зависит не только от множител , но и от множимого. Если считать по вление нулей и единиц в разр дах множител и множимого равноверо тным и учитывать анализ состо ний регистров множител и множимого, то среднее врем умножени в данном устройстве более чем в 2,4 раз.а меньше прототипа.The invention relates to the field of digital computing, in particular to devices for multiplication, and can be used in digital computers. A device for multiplying, containing the first and second shift registers, transmission gates, the first element, is known. This device is quite simple, however, to achieve the magnitude of the computation error of a smaller low-order bit, the device contains additional bits of the first register and adder, which leads to increased hardware costs and reduced performance. The closest to this is the multiplier, containing the first and second shift registers, the adder, the block of transmission units, the first element, and the second element, and the outputs of the first register are connected to the inputs of the accumulator through the block of transmission elements, the first the input of the first element I is connected to the input of the device, the second input is with the output of the first bit in the third register, and the output is connected with the control inputs of the block of elements AND of the transfer, the first input of the second element I is connected to the input of the device, the second input is with exit btojporo razr The second register, the third input - with the output of the last bit of the first register, and the output - with the input of the last bit of the C2 adder. A disadvantage of the known devices is low speed. The purpose of the invention. - increase speed. The goal is achieved by the fact that the device containing the first shift register, the second shift register, adder, a group of elements And two elements And, the first input of the first element And is connected to the clock input device and the first input of the second element And, the outputs And older The first shift register is connected to the information inputs of the corresponding AND elements of the group (and is the width of the operands y whose outputs are connected to the corresponding inputs of the adder; the output of the higher digit of the second shift register is connected to the second the input of the first element is AND, three elements are OR, trigger, the third, fourth and fifth elements AND 4 counter, two elements are NOT, and the outputs of the digits of the first shift register are connected respectively to the inputs of the first element OR, the output of which is connected to the first the input of the third element AND, the output of which is connected through the first element NOT to the first input of the fourth element AND, the output of which is connected to the output of the device, the second input of the third element AND connected to the output of the second element OR whose inputs are connected respectively The output of the high bit through the second element is NOT connected to the first input of the fifth element I, the second input of which is connected to the clock input of the device and the second input of the fourth element And, the third input is connected to the inverse output of the trigger and the reset input of the counter, the counting input of which is connected to the output of the second element And and the first 1 input of the sixth element And, the remaining inputs of which are connected respectively to the outputs of the counter, the overflow output of which is connected to the input trigger reset, information input of which is connected to the output of the first element AND, direct output of the trigger is connected to the second input of the second element AND, the output of the squaring element AND is connected to the first input of the third element RIN and control inputs of the element I of the group, the second input of the third element OR is connected with the output of the fifth element AND, the output of the third element OR is connected to the shift inputs of the first and second shift registers, the output of the lower one (+ Nth bit of the first shift register is connected to the information input of the corresponding element Ta And group, the output of which is connected to the corresponding input of the adder. The drawing shows a block diagram of a multiplier. The device contains the first 1 and second 2 shift registers, adder 3., a group of elements And 4, trigger 5, a caterer 6, elements AND 7 - 12, elements OR 13 - 15, elements NOT 16,17, an input input 18 and an output 19 of the device. The device works as follows. The input data for multiplying the knifefile without the least significant bit 31 and the multiplier are entered into the first and second registers 1 and 2, respectively, trigger 5 and counter 6 are set to the zero state. When a clock signal arrives at the device's input J 8, the multiplicand, which is initially equal to A, is shifted by one bit to the right in the first register, and the multiplier, initially equal to B, is shifted by one bit to the left in the second register 2. Thus, the multiplicand is entered into the first register 1 without the least significant bit, then the value of the additional bit of the first register I after the first shift is equal to zero. Starting from the second shift cycle in this bit are sequentially from the last but one digit of the multiplicand, corresponding to the second ft, -th digitThe transfer of the multiplier product, taken from the first bit of the second register 2, and the multiplied digit taken from the last additional bit of the first register I, the last bit of the adder 3 is made through the group of elements I 4 only during transfers of the shifted multiplier in the adder 3. Under the influence of the clock signal at the input 18 of the frequency device) by the determined frequency of the shift of the first and second registers 1,2, the next digit of the multiplier is analyzed from the first output of the second register 2. If this digit is equal to one, then the output of the element And 7 is formed a signal that sets the trigger 5 on the leading edge into a single state. At the same time, the output of the And 8 element forms a signal arriving at the counting input of the counter 6, whose conversion factor is determined by the duration of the summation cycle and at one of the inputs of the And 9 element, and the other inputs of the And 9 element contain signals 1,. and at its output a start signal of the summing cycle is formed, which through the group of elements AND 4 enters the information of the first register 1 into the adder 3 and on a predetermined front through the element OR I3 shifts the information of the first and second registers 1,2. Thus, after the end of the signal from the output of the element 9 and the arrival of the next-turn signal from the input 18 it is possible to analyze the following digits of the multiplier. 44 If one or several of the following digits of the multiplier is equal to zero, then using the NOT element 16 and the AND 10 element, signals are generated which, through the OR 13 element, shift the information of the first and second registers 1,2. If at the moment of execution of the summation cycle the analyzed factor of the multiplier is equal to one, then the subsequent formation of the shift signals does not pass and waiting for the end of the summation cycle is performed. The end of the summation cycle determines the overflow signal of the counter 6, which switches on the falling edge of the signals of the element 8. After the overflow signal has expired, the trigger 5, and hence the counter 6, goes to the zero state. The subsequent arrival of the clock signal from input 18, depending on the analyzed bit, the multiplier will determine the summing step or shift step. The multiply operation can be considered complete if the summing cycle is not performed and the states of the first or second registers 1,2 are zero. The multiplication end signal is generated at the output of the element E and J 2 under the action of the clock signal of input 18, when the trigger 5 is set to the zero state, using the elements OR 14 and 15, which are the matching schemes for the low levels of the signal And element 11, the low level assembly function, and the NOT element 17, at the output of which a signal is generated when the value of the shifted multiplier or multiplier in the first or second registers 1,2 is zero. The output signal 19 of the device can be used to enter subsequent multiplier numbers and multiply in the corresponding registers 1,2. Thus, the multiplication time in this device is red to the period TC clock, the output signals of input 18 and. depends not only on the multiplier, but also on the multiplicand. If we consider the appearance of zeros and units in the multiplier and multiplier bits to be equal and take into account the analysis of the multiplier and multiplier registers, then the average multiplication time in this device is more than 2.4 times less than the prototype.