RU96101388A -
BIN SIGNAL COMBINATION DETECTOR
- Google Patents
BIN SIGNAL COMBINATION DETECTOR
Info
Publication number
RU96101388A
RU96101388ARU96101388/09ARU96101388ARU96101388ARU 96101388 ARU96101388 ARU 96101388ARU 96101388/09 ARU96101388/09 ARU 96101388/09ARU 96101388 ARU96101388 ARU 96101388ARU 96101388 ARU96101388 ARU 96101388A
Научно-технический центр Федерального агентства Правительственной связи и информации при Президенте РФ
Filing date
Publication date
Application filed by Научно-технический центр Федерального агентства Правительственной связи и информации при Президенте РФfiledCriticalНаучно-технический центр Федерального агентства Правительственной связи и информации при Президенте РФ
Priority to RU96101388ApriorityCriticalpatent/RU2096822C1/en
Priority claimed from RU96101388Aexternal-prioritypatent/RU2096822C1/en
Application grantedgrantedCritical
Publication of RU2096822C1publicationCriticalpatent/RU2096822C1/en
Publication of RU96101388ApublicationCriticalpatent/RU96101388A/en
1. Обнаружитель комбинации двоичных сигналов, содержащий N-разрядные регистр информации, регистр эталона, регистр маски, g-разрядный регистр порога, N элементов равнозначности, N элементов И, где N - количество двоичных сигналов комбинации, g - количество разрядов двоичного кода числа N + 1, при этом выходы одноименных разрядов регистра информации и регистра эталона соединены с входами соответствующих элементов равнозначности, выходы которых вместе с выходами одноименных разрядов регистра маски соединены с входами соответствующих элементов И, последовательный, N параллельных информационных входов, тактовый, управляющий вход регистра информации, N входов данных регистра эталона, регистра маски, g входов данных регистра порога, их синхронизирующий вход подключены к аналогичным входам обнаружителя комбинации двоичных сигналов, выход которого подключен к выходу компаратора, отличающийся тем, что в него введены уплотнитель единиц и преобразователь кода, при этом выходы элементов И соединены с N входами уплотнителя единиц, выходы N разрядов которого соединены с аналогичными входами первой группы входов компаратора, выходы g разрядов регистра порога соединены с аналогичными входами преобразователя кода, выходы N + 1 разрядов которого подключены к аналогичным входам второй группы входов компаратора.1. A binary signal combination detector containing N-bit information register, standard register, mask register, g-bit threshold register, N equivalence elements, N elements And, where N is the number of binary signals of the combination, g is the number of bits of the binary code of the number N + 1, while the outputs of the same bits of the information register and the reference register are connected to the inputs of the corresponding equivalence elements, the outputs of which together with the outputs of the same bits of the mask register are connected to the inputs of the corresponding elements , serial, N parallel information inputs, clock, control input of the information register, N inputs of the standard register data, mask register, g inputs of the threshold register data, their synchronizing input is connected to similar inputs of the binary signal combination detector, the output of which is connected to the output of the comparator, different the fact that a unit compactor and a code converter are introduced into it, while the outputs of the AND elements are connected to N inputs of the unit compactor, the outputs of the N digits of which are connected to similar inputs and the first group of inputs of the comparator, the outputs g threshold register stages are connected to the same input code converter outputs N + 1 digits of which are connected to similar inputs of comparator inputs of the second group. 2. Обнаружитель комбинации двоичных сигналов по п. 1, отличающийся тем, что преобразователь кода на N + 1 разрядов уплотненного кода содержит g - 1 ступеней, на j-й ступени (j = 1, 2, ..., g - 1) содержит mj = 2j - 1 элементов ИЛИ и nj = mj при j < g - 1, ng-1 = N-mg-1 элементов И, на первой ступени входы элемента ИЛИ, элемента И подключены к входам разрядов 0, 1 преобразователя кода, выход элемента ИЛИ, вход разряда 1 преобразователя кода, выход элемента И является соответственно выходом разряда 1, 2, 3 первой ступени, на j-й ступени ( j = 2, 3, ..., g -1) первый вход i-го элемента ИЛИ и k-го элемента И (i = 1, 2, ..., mj, k = 1, 2, ..., nj) соединен соответственно с выходом разряда i и k (j -1)-й ступени, второй вход каждого элемента ИЛИ, И соединен с входом разряда j преобразователя кода, выход i-го элемента ИЛИ, вход разряда j преобразователя кода, выход k-го элемента И является соответственно выходом разряда i, 2i, k + 2j j-й ступени, а выходы разрядов последней ступени являются выходами аналогичных разрядов преобразователя кода.2. The binary signal combination detector according to claim 1, characterized in that the code converter for N + 1 bits of the compressed code contains g - 1 steps, at the jth step (j = 1, 2, ..., g - 1) contains m j = 2 j - 1 OR elements and n j = m j for j <g - 1, n g-1 = Nm g-1 AND elements, at the first stage the inputs of the OR element, the AND element are connected to the inputs of bits 0, 1 code converter, the output of the OR element, input bit 1 of the code converter, the output of the AND element is respectively the output of the discharge 1, 2, 3 of the first stage, at the j-th stage (j = 2, 3, ..., g -1) first input of the i-th element OR and k-th And lementa (i = 1, 2, ..., m j, k = 1, 2, ..., n j) respectively connected with the discharge outlet i and k (j -1) -th stage, the second input of each element OR, AND is connected to the input of the discharge j of the code converter, the output of the i-th element OR, the input of the discharge j of the code converter, the output of the k-th element AND is the output of the discharge i, 2 i , k + 2 j of the jth stage, respectively, and the outputs discharges of the last stage are outputs of similar discharges of the code converter. 3. Обнаружитель комбинации двоичных сигналов по п. 1, отличающийся тем, что уплотнитель единиц на N разрядов уплотненного кода содержит р ступеней и
модулей на j -й ступени (j = 1, 2, ..., р), где р - количество разрядов двоичного кода числа N-1,
целая часть числа X, модуль j-й ступени содержит sj = 2 входов первой группы входов, tj входов второй группы входов и sj + tj выходов, где tj ≤ Sj в nj-м модуле, tj =sj в остальных модулях, входы уплотнителя единиц попарно подключены к входам модулей первой ступени, выходы разрядов первого и выходы разрядов второго модуля каждой пары модулей данной ступени соединены с аналогичными входами соответственно первой и второй группы входов модуля следующей ступени, N-й вход уплотнителя единиц (при нечетном N) или выходы разрядов nj-го модуля j-й ступени (при нечетном N-n1-n2 - ... - nj) соединены с входами второй группы входов nk-го модуля ближайшей к-й ступени с количеством модулей nk > nk-1/2 (к >1 или к>j), выходы разрядов модуля последней ступени являются выходами аналогичных разрядов уплотнителя единиц, при этом любой модуль с s входами первой группы входов и 1≤ t ≤s входами второй группы входов содержит st элементов ИЛИ и st элементов И, вход разряда j первой группы входов и вход разряда к второй группы входов модуля (j = 1, 2, ...,s, , к = 1, 2, ... , t ) подключен соответственно к первому и второму входу (iк)-го элемента И, а к выходу разряда i модуля (i = 1, 2, ..., s + t - 1) через соединенные по схеме многовходового ИЛИ соответствующие элементы ИЛИ подключены вход разряда i первой группы входов модуля (при i≤S ), вход разряда i второй группы входов модуля (при i≤t), выходы (jк)-х элементов И, удовлетворяющих условию j + к = i (при i≤2 ), выход (st)-го элемента И подключен к выходу разряда s + t.3. The detector for the combination of binary signals according to claim 1, characterized in that the multiplexer of units per N digits of the compressed code contains p steps and
modules at the jth stage (j = 1, 2, ..., p), where p is the number of bits of the binary code of the number N-1,
the integer part of the number X, the module of the jth stage contains s j = 2 inputs of the first group of inputs, t j inputs of the second group of inputs and s j + t j outputs, where t j ≤ S j in the n jth module, t j = s j in the remaining modules, the inputs of the unit sealer are connected in pairs to the inputs of the modules of the first stage, the outputs of the bits of the first and the outputs of the discharges of the second module of each pair of modules of this stage are connected to the similar inputs of the first and second groups of inputs of the module of the next stage, Nth input of the unit sealer (for odd N) or outputs of bits n j th module j-th stage (when n an even Nn 1 -n 2 - ... - n j) are connected to inputs of the second group of inputs n k -th module closest to the second stage with the number of modules n k> n k-1/2 (k> 1 or> j ), the outputs of the bits of the last stage module are outputs of the same bits of the unit compactor, and any module with s inputs of the first group of inputs and 1≤ t ≤s inputs of the second group of inputs contains st OR elements and st elements AND, the bit input j of the first group of inputs and the discharge input to the second group of module inputs (j = 1, 2, ..., s, k = 1, 2, ..., t) is connected respectively to the first and second input of the (ik) th AND element, and to the output of the discharge i of the module (i = 1, 2, ..., s + t - 1) through the corresponding elements OR connected to the multi-input OR scheme, the discharge of the discharge i of the first group of module inputs is connected (for i≤S), the input of the discharge i the second group of module inputs (for i≤t), the outputs of (jk) -th elements And satisfying the condition j + k = i (for i≤2), the output of the (st) -th element And is connected to the output of the discharge s + t. 4. Обнаружитель комбинации двоичных сигналов по п. 1, отличающийся тем, что компаратор содержит N элементов НЕ, N элементов И, N-1 элементов ИЛИ, элемент ИЛИ НЕ, при этом входы разрядов 1, 2, ..., N первой группы входов подключены соответственно через элементы НЕ к первому входу элементов И, второй вход которых подключен соответственно к входам разрядов 1, 2, ..., N второй группы входов компаратора, выходы элементов И через соединенные по схеме многовходового ИЛИ элементы ИЛИ подключены к первому входу элемента ИЛИ-НЕ, второй вход которого подключен к входу разряда N+1 второй группы входов компаратора, выход которого соединен с выходом элемента ИЛИ-НЕ. 4. The binary signal combination detector according to claim 1, characterized in that the comparator contains N elements NOT, N elements AND, N-1 elements OR, element OR NOT, while the inputs of bits 1, 2, ..., N of the first group the inputs are connected respectively through the elements NOT to the first input of the AND elements, the second input of which is connected respectively to the inputs of bits 1, 2, ..., N of the second group of inputs of the comparator, the outputs of the AND elements are connected to the first input of the element through the multi-input OR scheme OR NOT, the second input of which is connected to the input dy discharge N + 1 of the second group of inputs of the comparator, whose output is connected to the output of the NOR element.
RU96101388A1996-01-231996-01-23Detector of combination of binary signals
RU2096822C1
(en)
