SU1045233A1 - Digital correlator - Google Patents

Digital correlator Download PDF

Info

Publication number
SU1045233A1
SU1045233A1 SU823449936A SU3449936A SU1045233A1 SU 1045233 A1 SU1045233 A1 SU 1045233A1 SU 823449936 A SU823449936 A SU 823449936A SU 3449936 A SU3449936 A SU 3449936A SU 1045233 A1 SU1045233 A1 SU 1045233A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
inputs
channel
combined
Prior art date
Application number
SU823449936A
Other languages
Russian (ru)
Inventor
Владимир Васильевич Сбродов
Вячеслав Павлович Свиридов
Сергей Алексеевич Шанин
Юрий Васильевич Мамаев
Original Assignee
Куйбышевский ордена Трудового Красного Знамени политехнический институт им.В.В.Куйбышева
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Куйбышевский ордена Трудового Красного Знамени политехнический институт им.В.В.Куйбышева filed Critical Куйбышевский ордена Трудового Красного Знамени политехнический институт им.В.В.Куйбышева
Priority to SU823449936A priority Critical patent/SU1045233A1/en
Application granted granted Critical
Publication of SU1045233A1 publication Critical patent/SU1045233A1/en

Links

Abstract

ЦИФРОВОП КОРРЕЛЯТОР, содержащий N-разр дную (.по числу каналов j цифровую линию задержки, первый и второй триггеры, первый элемент ИЛИ, а также в каждом канале блок умножени , канальный счетчик, канальный элемент-ИЛИ и канальный элемент И, отличающийс   тем, что, с целью расширени  функциональных воэм можнОстей за счет возможности определени  оценки максимального значени  взаимно коррел ционной функции и повышени  быстродействи ,в него введены преобразователь кода, первый и -второй регистры, . вьгчихающий : счетчик, делитель частоты, ключ, переключатель, элемент И, второй элемент ИЛИ и блок управлени , первый вход которого подключен к выходу первого элемента ИЛИ, первый выход блока управлени  соединен с управл ющими входами регистров,установочные входы которых соединены с первым входом второго элемента ИЛИ, а также с первым входом первого триггера и подключены к второму выходу блока управлени , третий выход которого соединен со вторым входом второго элемента ИЛИ, выход которого соединен с первым входом второго триггера и установлеиньлми входами вычитающего счетчика и делител  частоты, счетный вход которого объеди: иен с информационным входом ключа и подключен к четвертому выходу блока управлени , управл ющий вход ключа объединен со вторыгли входами триггеров и подключен к выходу делител  частоты, выход ключа соединён с управл ющим входом N-разр дной цифровой линии задержки, вход которой соединен с выходом переключател , первый информационный и управл ющий входы которого соединены соответственно с выходом М-разр дной цифровой линии задержки и выходом первого триггера, второй информационный вход переключател   вл етс  первым входом устройства, информационнь1е S входы первого регистра соединены с соответствующими разр дными выходами вычитающего счетчика, счетный вход которого подключен к выходу элемента И, информационные входы второго регистра соединены с соответствуюмими , выходами преобразовател  кодов, входы которого объединены с соответству ющими входами первого элемента ИЛИ и подключены к выходам соответствующих канальных счетчиков всех каналов сд ьэ м установленные входы которых объедине ны и подключены к выходу второго элемента ИЛИ, счетный вход канальI ного счетчика каждого канала, под- ключен к выходу канального элемента И своего канала, первый вход канального элементами каждого канала подключен к выходу канального элемента ИЛИ своего канала, вторые входы каначьннх элементов И всех каналов и первый вход элемента И объединены и подключены к четвертомь выходу блока управлени , второй н третий входы которого  вл ютс  соответ ственно вторым и третьим входами устройства , первые входы канальных эле-t ментов ИЛИ всех каналов и второй вход элемента И- объединены и подDIGITAL CORRELATOR containing an N-bit (for the number of channels j the digital delay line, the first and second triggers, the first OR element, and also in each channel the multiplication unit, the channel counter, the channel element-OR, and the channel element AND, differing in that, in order to expand the functional capabilities of the units due to the possibility of determining the estimate of the maximum value of the mutually correlation function and speeding up, a code converter, the first and the second registers, a trigger, counter, frequency divider, Key, switch, AND element, second OR element and control unit, the first input of which is connected to the output of the first OR element, the first output of the control unit is connected to the control inputs of registers, the installation inputs of which are connected to the first input of the second OR element, as well as the first the input of the first trigger and connected to the second output of the control unit, the third output of which is connected to the second input of the second OR element, the output of which is connected to the first input of the second trigger and the set inputs of the subtracter frequency counter, the counting input of which is combined with the information input of the key and connected to the fourth output of the control unit, the control input of the key is combined with the secondary inputs of the trigger and connected to the output of the frequency divider, the output of the key is connected to the control input of the N-bit a digital delay line, the input of which is connected to the output of a switch, the first information and control inputs of which are connected respectively to the output of the M-bit digital delay line and the output of the first trigger, the second information The switch input is the first input of the device, the information S inputs of the first register are connected to the corresponding bit outputs of the detracting counter, the counting input of which is connected to the output of the And element, the information inputs of the second register are connected to the corresponding outputs of the code converter, the inputs of which are combined with the corresponding the inputs of the first element OR and are connected to the outputs of the corresponding channel counters of all the channels of all the established inputs of which are combined and connected Connected to the output of the second element OR, the counting input of the channel counter of each channel is connected to the output of the channel element AND of its channel, the first input of the channel elements of each channel is connected to the output of the channel element OR of its channel, the second inputs of the canal elements AND of all channels and the first the input element And are combined and connected to the fourth output of the control unit, the second and third inputs of which are the second and third inputs of the device, the first inputs of the channel elements OR of all channels and the second input of the element I is combined and under

Description

ключены к выходу второго триггера, второй вход канального влемента ИЛИ канедого канала подключен к выходу блока умножени  своего канала, перв входы блоков умножени  всех каналов объединены и  вл ютс  четвертым входом устройства, а вторые входы блоков умножени  всех каналов подключены .к выходам соответствующих разр дов N-разр дной цифровой линии задержки,The second input of the channel element OR of the Kaned channel is connected to the output of the multiplier unit of its channel, the first inputs of the multiplicators of all channels are combined and are the fourth input of the device, and the second inputs of the multipliers of all channels are connected to the outputs of the corresponding bits N -discharge digital delay line,

2. Устройство ПОП.1, о т л и 2. Device POP.1, about t l and

ч.ающе е с   тем, что блок упралени  содержит первый одновибратор, вход которого, объединен с первым входом первого элемента ИЛИ и подключен к первому входу блока, выход одновибратора объединен с входом элемента задержки и подключен к перБому выходу блока, выход элемента 3 1держки соединен с первым входом irroporo эле;.к;1-1та ИЛИ, второй вход которого объединен с вТорым входом первого элемента ИЛИ и подключен к выходу второго одновибратора, входPartly because the control unit contains the first one-shot, whose input is combined with the first input of the first OR element and connected to the first input of the block, the output of the one-shot is combined with the input of the delay element and connected to the first output of the block, the output of the support element 3 1 is connected with the first input irroporo ale; .k; 1-1ta OR, the second input of which is combined with the Third input of the first element OR and connected to the output of the second one-vibrator, the input

которого подключен к выходу первого триггера, нулевой вход которого объединен с установочным входом счетчика, третьим входом первого элемента ИЛИ и выходомтретьего элемента ИЛИ и подключен к второму выходу блока, выход второго элемента ИЛИ  вл етс  третьим выходом блока, единичный вход первого триггера подключен к выходу счетчика, информационный , вход которого объединен с выходом элемента И и подключен к четвертому выходу блока, первый и второй входы элемента И соединены соответственно с выходом генератора тактовьох импульсов и выходом второго триггера, нулевой вход которого подключен к- выходу первого элемента ИЛИ первый и второй входы третьего элемента ИЛИ соединены соответственно с выходами третьего и четвертого, одновибраторов , вход третьего одновибратора и единичный вход второго триггера  вл ютс  соответственно вторым и третьим входами блока.which is connected to the output of the first trigger, the zero input of which is combined with the installation input of the counter, the third input of the first OR element and the output of the third OR element and is connected to the second output of the block, the output of the second OR element is the third output of the block, the single input of the first trigger is connected to the output of the counter , information, the input of which is combined with the output of the element And and connected to the fourth output of the block, the first and second inputs of the element And are connected respectively to the output of the generator of pulses of pulses and the output th second flip-flop, the zero input of which is connected to the output k of the first member or the first and second inputs of a third OR gate connected respectively to the outputs of the third and fourth monostable multivibrator, the input of the third monostable multivibrator unit and a second input flip-flop are respectively second and third inputs of the block.

1one

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в коррел ционных экстремальных системах.The invention relates to automation and computing and can be used in correlation extremal systems.

Известен цифровой коррел тор, содержагций два регистра сдвига, входы калуцого из которых подключены к выходам переключателей, первые входы переключателей  вл ютс  входами устройства , а вторые входы подсоединены к выходам соответствующих регистров сдв.ига, которые одновременно подсоединены к двум входам схемы сравнени  выход схемы сравнени  соединен с входом счетчика, разр дные выходы которого соединены с информационными входами запоминающего устройства, выходы запоминающего устройства подключены к первым входам устройства сравнени , вторые входы которого подключены к выходам устройства фиксации , входы устройства фиксации и адресные входы запоминающего устройства соединены с выходами устройства адресации, выход хронизатора, выход устройства сравнени , управл ющие входы переключателей, регистров сдвига , схемы сравнени , устройства адресации и запоминающего устройства подключены к устройству управлени  tl Недостатком данного устройства  вл етс  малое быстродействие вследствие последовательной обработки информации в нем.The digital correlator is known to contain two shift registers, the inputs of which are connected to the switch outputs, the first switch inputs are device inputs, and the second inputs are connected to the outputs of the corresponding shift register registers, which are simultaneously connected to two comparison circuit inputs connected to the input of the counter, the discharge outputs of which are connected to the information inputs of the storage device, the outputs of the storage device are connected to the first inputs of the device The second inputs of which are connected to the outputs of the locking device, the inputs of the locking device and the address inputs of the storage device are connected to the outputs of the addressing device, the output of the synchronizer, the output of the comparison device, the control inputs of switches, shift registers, comparison circuits, addressing device and storage device are connected to control device tl The disadvantage of this device is its low speed due to sequential processing of information in it.

22

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство , содержащее аналого-цифровой преобразователь (АЦП), выход которог подключен к входу цифровой линии задержки , параллельные выходы которой через вентили соединены с входами трехвходовых элементов ИЛИ, выходы трехвходовых элементов ИЛИ через преобразователи код - временной интервал подключены к первым входам блоков умножени , вторые входы которых подктаочены к выходу преобразовател  напр жение-частота {UH4), к выходам блоков умножени  подсоединены счетчики, выходы, которых соединены с входами дешифраторов переполнени , выходы дешифратора переполнени  подключены к первым входагл канальных триггеров, к первым входам элементов И и входам многовходового элемента ИЛИ, выход которого подключен ко второму входу установочного триггера и установочным входам счетчиков, выходы канальных триггеров соединены с управл ющими входами первой группы вентилей, вторыми входами элементов И и первыми входами двухвходовых элементов ИЛИ, вторые входы которых объединены и подключены к выхрду установочного триггера и выходы соединены с управл ю ,щими входами второй группы вентилей, 1 выходы элементов И соединены с вхо .дами индикаторов значений сдвига. первый вход установочного триггера, вторые входы канальных триггеров, управл ющие входы АЦП, ПНЧ И цифровой линии задержки подключены к выходам блока управлени  2. Однако известное устройство опре дел ет только сдвиг между обрабатываемыми последовательност ми, не определ   степень коррел ционной св зи между ними, что недостаточно, например, при построении коррел ционных экстремальных систем и обусловливает низкие функциональные воз можности устройства, Кроме того, эт устройство имеет малое быстродейств вследствие двухэтапного режима рабо ты (грубо ,и точно) . Цель изобретени  - расширение функциональных возможностей за счет возможности определени  оценки максимального значени  взаимно коррел  ционной функции. Поставленна  цель достигаетс  те что в цифровой коррел тор, содержащий N-разр дную (по числу каналов) цифровую линию задержки, первый и второй триггеры, первый элемент ИЛИ а также в каждом канале блок умноже ни , канальный счетчик, канальный элемент ИЛИ. и канальный элемент И, введены преобразователь кода, первы и второй регистры, вычитающий счетчик , делитель частоты, ключ, переключатель , элемент И, второй элемент ИЛИ и блок управлени , первый вход которого подключен к выходу пе вого элемента.ИЛИ, первый выход бло ка управлени  соединен с управл ющи ми входами регистров, установочные выходы которых объединены с первыгл входом второго элемента ИЛИ, а такж с первым входом первого триггера и подключены к второму выходу блока у равлени , третий выход которого сое динен со вторым входом второго эле-1 мента ИЛИ, выход которого соединен с первым входом второго триггера, и установочными входами вычитающего счетчика и делител  частоты, счетны вход которого объединен с информацией ныгл входом ключа и подключен к четвертому выходу блока управлени , управл ющий вход ключа объединен со вторыми входами триггеров и подключен к выходу делител  частоты, выход KJD04a соединен-с управл ющим входом М-раз р дной цифровой линии задержки, вход которой со.единен с выходом переключател , первый информационный и управл н ций входы которого соединены соответственно с выходом N-разр дной цифровой линии задержки и выходом первого триггера , второй информационный вход переключател   вл етс  первым входом устройства, информационные входы.пер вого триггера соединены с соответствующими разр дными выходами вычитающего счетчика, счетный вход которого подключен к выходу элемента И, информационные входы второго регистра соединены с соответствующими выходами преобразовател  кодов,- входы которогО объедине-ны с соответствующими входами первого элемента ИЛИ и подключены к выходам соответствующих канальных счетчиков всех каналов, установочные входы которых объединены и подключены к выходу второго элемента ИЛИ, счетный вход канального счетчика каждого канала подключен к выходу канального элемента И своего канала, первый вход канального элемента И каждого канала подключен к выходу канального элемента ИЛИ своего канала, вторые входы элементов И всех каналов и первый вход элемента И объединены и подключены к 4eTBepTON выходу блока управлени , второй и третий входы KOTOpoi o  вл ютс  соответственно вторым и третьим входам устройства, первые входы канальных элементов ИЛИ всех каналов и второй вход элемента И объединены и подключены к выходу второго триггера, второй вход канального элемента ИЛИ каждого канала подключен к выходу блока умножени  своего канала, первые входы блоков умножени  всех каналов объединены и  вл ютс  четвертым входом устройства , а вторые входы блоков умножени  зсех каналов подключены к выходам соответствчпощих разр дов Ы -разр дной цифровой линии задержки. Кроме того, блок управлени  содержит первый одновибратор, -вход которого объединен с первым входом первого элемента ИЛИ и подключен к nepBOLii входу блока, выход одновибратора объединен с входом э-лемента задержки и подключен к первому выходу блока, выход элемента задержки соединен с первым входом второго элемента ИЛИ, второй вход которого объединен со вторым входом первого элемента ИЛИ н подключен к выходу второго одновибратора, вход которого подключен к выходу первого триггера, нулевой вход которого объединен с ycтaнoвoчны 1 входом счетчика , третьш - входом первого элемента ИЛИ и выходом третьего элемента ИЛИ и подключен ко второму выходу блока, выход второго элемента ИЛИ  вл етс  третьим выходом блока , единичный вход первого триггера подключен к выходу счетчика, информационный вход которого объединен с выходом элемента И и подклюг ен к четвертому выходу блока, первый и второй входы элемента И соединены соответствер-гно с выходом генератора тактовых импульсов и выходом второго триггера, нулевой вход которого подключен к выходу первого элемента ИЛИ, первый и- второй . входы третьего элемента ИЛИ сое динены соответственно с выходами третьего и четвертого одновибраторов , вход третьего одновибратора и единичный вход второго триггера ;  вл ютс  соответственноBTOpEJM и третьим входами блока. На фиг,1 представлена структурна схема устройства на фиг.2 - струкг . турна  схема блока управлени . Устройство содержит цифровую ли .нию. 1 задержки, Состо щую из двух регистров 2 и.З сдв.ига,параллел 1ные выходы которой подключены к пер вым вх-одам блоков 4 умножени , вторые входы которых объединень и  вл ютс  первым входом 5 .устройства, выходы блоков 4 умножени  подключе.ны .к первым -входам каналь:ных элемен тов ИЛИ б, вторые входы которых и первый вход элемента И 7 объединены , и подключены к выходу первого .триггера 8, выходы канальных элемен тов ИЛИ 6-соединены с первыми входа ми канальных элементов И 9, выходы которых соединена с вхрДс1Ми канальных счетчиков 10, установочные.вхо ды которых, установочные входы делител  11 частоты, вычитающего . чика 12 и первый вход первого триггера 8 объединены и подключены к вы ходу первого, элемента ИЛИ 13, выход канальных счетчиков10 .подсоединены к входам преобразовател  14 кодов : и входам второго элемента.КЛИ 15 . выход которого подсоединен к первому входу блока 16-у.правлени , выходы- преобразовател  -14 кодов подк .гаочены к входам первого регистра 1 счетный вход в-ычитающего счетчика 1 подключен к выходу элемента И 7, а выходы - к информационным входамрегистра 18, вход цифровой линии 1 -за ержки, которым  вл етс  вход регистра 2 сдвига, подсоединен к выходу п-ерек.гаочател  19, первый вход. которого  вл етс -входом20 устройства , второй ВХОД подключен к выходу цифровой линии 1 задержки, а управл ющий вход - к вь1ходу триггера 21, первый вход которого,второй вход триггера & и управл ющий: вход ключа 22 объединенна  подключены к выходу делител  11 частоты, управл ющий вход цифровой линиги 1 задержки подсоединен к ВЫХ.ОДУ сч.етчика 22, первый выход 23 блока 16 управлени  подключен к перво входу первого общего элемента ИЛИ. 13, второму входу триггера 21 и усгановочным входам регистров.17 и 18, .второй выход 24 - ко второму входу общего элемента ИЛИ 13, третий выход 25 - к входу ключа 22, счетному входу делител  11 частоты и вт рым вхгодом канальных элементов И 9 и элемента 7, четвертый выход 26 к управл ющим, входам регистров 17 и 18. Второй и третий -входы блока 16 управлени   вл ютс  соответственно третьим и .четвертым входами устройства . БЛОК 16 управлени  ( фиг. 2) содержит генератор 27 тактовых импульсов ,, выход которого через элемент И 28 подключе.н к выходу 25 блока и входу счетчика 29, выход которого соединен с единичным входом триггера 30, -выход триггера 30 через одновибратор 31 подк.пючен к первым входам .элементов ИЛИ 3,2 и 33, выход блока 15 устройства подключен ко втррому входу элементаИЛИ 33 и через последовательно соединенные одновибратор 34 и элемент 35 задержки - ко второму входу элемента ИЛИ 32, выход которого подключен к выходу 24 б-лока, выход .одновибратора 34 подключен также к выходу 26 блока, третий вход элемента ИЛИ. 33, у.становочт ный вход счетчика 29,, нулевой вход триггера 30 и. выход 23 бло.ка объеди-. нены и подк,лючены к выходу- элемента ИЛИ 36, к входам которого подключены одновибраторы 37 и 38, вход од.новибратора 38 соединен с вторым входомК импульсов кадровой развертки блока третий вход С импульсов строчной развертки- блока подключен к единичному входу триггера , нулевой вход которого соединен с выходом элемента ИЛИ 33,-а выход - со.втоptJM входом элемента И 28 . Так как коррел тор предназначен дл  работы в с.оставе с формирователем сигналов . изображени  {фСИ) дл  их синхронизации на блок 1.6 управлени , коррел тором подаютс  импульсы кадровой (.вход к) и строчной (вход CJ разверток с ФСИ. Все функциональные уз,лы блока- 16 выполнены на унифицированных логических элементах 564-й серии. Блок 16 работает с.педующим образом .. . При подаче напр жени  питани  на устройство одновибратор 37 вырабатывает импульс, который устанавливает в нулевое состо ние счетчик 29, триггер 30 и 39 и. поступает на выход 23 блока. При поступлении с ФСИ первого импульса строчной развертки, соответствующего началу базовой строки изображени  и, следовательно. началу базовой случайной двоичной последовательности, пос.туцан цей на вход 20 коррел тора, триггер 39 устанавливаетс  в единичное состо ние и импульсы с генератора 27 тактовых импульсов через открытый элемент , И 28 начинают поступать на выход 25 блока и на счетчик 29. Емкость счетчика равна М ( где N- длина обрабатьшаемых случайных последовательностей ) . Через N тактов .сигнал с вы хода счетчика 29 уста.навливает триг гер 30 в едкничное состо ние. Выходной сигнал триггера 30 поступает на одновиб-ратор 31, который вырабатывает импульс, поступающий через элемент ИЛИ 32. на выход Я4. блока и через элемент ИЛИ 33 на триггер 39 Триггер 3,9 устанавливаетс  в нулево состо ние, закрыва  элементИ 28. Поступление тактовых импульсов на выход 25 блока прекращаетс . При поступлении с ФСИ второго им пульса строчной развертки, соответствующего первой, текущей строке изо ражени  и, следовательно, первой текущей случайной двоичной последовательности , поступающей на вход коррел тора, триггер 39 устанавлива етс  им-в единичное сЬсто ние, и им пульсы с генератора 27 через открытый элемент И 28 начинают, .поступать на выход 25 блока. При .п.ереполнен.ки из счетчиков 10 .коррел тора сигналс е.го выхода через элемент ИЛИ 15 поступает н.а одновибратрр 34 и через элемент ИЛИ 33 - на триггер 39,который устанавливаетс  в ну левое состо ние, закрыва  элемент . И. 28. Пос.туплен-ие тактовых и-мпульсо на выход 25 блока прекращаетс . Импульс ,, выработанный одновибратором3 . поступает- на выход 26 блока и задержанный схемой 35 через элемент ИЛИ 32 - н-а выход 24 блока. При поступлении с ФСИ следующего импульса строчной развертки, .соответствующего следующей текущей стро ке изображени , блок 16 управлени  коррел тором работает аналогичным образом. . В конце кадрового периода раз-вер кис ФСИ подаетс  сигнал на одновиб ратор. 37; который вырабатывает импульс , устанавливающий устройство в исходное состо ние. Преобразователь 14 кодов преобразует, дес тичны.й позиционный код с выходов счетчиков 1 в двоичный код. Предлагае1мое.устройство работает следующим образом. Перед началом цикла измерений с выхода 23 блока 16 управлени  посту пает команда Начальна  установка, по которой устройство п-ринимает исходное состо ние. Триггер 21 принимает такое-состо ние, при котором вход цифровой линии 1 задержки через переключатель 19 оказываетс  подключенным к входу 20 устройства. На выходе триггера 8 устанавливаетс  нулевое состо ние. В нулевое состо ние устанавливаютс  и регистры 17 и 18, канальные -счетчики 10 и делитель 11 частоты, в результате чего ключ 22 оказываетс  открытым. Вычитающий счетчик 12 устанавливаетс  в единичное состо ние. Зат.ем с выхода 25 блока 16 управлени  на устройство подаютс  тактовые- и.мпульсы. Производитс  запись базовой случайной двоичной последовательности , поступающей синхронно с тактовыми импульсами с входа 20 устроРЧства, в цифровую линию 1 задержки . .Через N тактов выходной триггер делител  It частоты переключаетс  в единичное состо ние, закрыва  ключ 22. Поступление тактовых импульсов в цифровую линию 1 задержки прекращаетс . Одновременно переключаютс  триггеры 21 .и. 8. Смена состо ни  выхода триггера 21 приво-. дит к тому, что переключатель 19 принимает такое положение, при котором регистр сдвига цифровой линии 1 задержки оказываетс  замкнутЕлм с, кольцом. . После записи базовой случайЕ-гой последовательност1 в цифровую линию 1 задержки производитс  определение коррел ционной св зи и сдвига междзу базовой последовательностью и текущими пос.педовательност ми, поступающими на в,чод-5 устройства. По команде Сброс с выхода 24 блока -16 улравлен-и  обнул ютс  делитель 11 частоты, канальные счетчики 10 и триггер 8, вычитающий счетчик 12 устанавливаете, в единичное состо .ние,ключ 22 открываетс , а перек.пючатель 19 остаетс  в .прежнем состо нии , замыка  регистр сдвига цифровой линии 1 задержки в кольцо. После команды Сброс на устройство с выхода 25 блока 16 управ лени  пода-, ютс  тактовые импулЁсы, сдвигающие информацию в цифровой линии 1 задержки и стробирующие канальные эле.ме .нты И 9. Синхронно, с тактовыми импульсами с входа 5 устройства на . вхр,цы блока 4 умножени  поступает перва  текуща  с.пучайна  двоична  последовательность, где перемножаетс  с базовой последовательностью. Результаты перемножени  через канальные элементы ИЛИ 6 поступают на входы канальных элементов И 9, которые по вторым входам с тробируютс  тактовыми импульсами. Импульсы совпадений подсчитываютс  в канальных счетчиках 10, причем запись в счет- . чики 10 осуществл етс  по передним фронтам-тактовых импульсов, а сдвиг информации в цифровой лин-ии 1 задержки по задним фронтам. Через VJ. тактов в канальнЕзК счетчиках 10 будут зафиксированы ординаты ВКФ базовой и первой текущей последовательностей. В это врем  выходной триггер делител  11 частоты переключаетс  в единичное состо ние, закрыва  ключ 22 И Опрокидыва  триггер 8. Поступлени тактовых импульсов в цифровую линию задержки прекращаетс , а единичный потенциал с выхода триггера 8 подаетс  на вход элемента И 7 и через канальные элементы ИЛИ б на входы элементов И 9. Тактовые импульсы че рез элементы И 9 начинают поступать одновременно на дополнение ,всех канальных счетчиков 10 и через элемен ты И 7 на вход вычитающего счетчика 12. Первым переполн етс  канальный счетчик 10/ в котором была зафиксирована максимальна  ордината ВКФ. Сигнал с его выхода, через элемент ИЛИ .15 поступает на блок 16 управлени , по этому сигналу подача тактовых импульсов прекращаетс . Де с тичный позиционный код с выходов счетчиков 10 соответствует сдвигу между базовой и текущей обрабатываемыми последовательност ми, а число записанное в вычитающем счетчике 12 максимальной ординате ВКФ. Преобразователь 14 кодов преобразует дес тичный код в двоичный. По команде с выхода 26 блока 16 управлени  зна чение временного сдвига между по200 оClosest to the proposed technical entity is a device containing an analog-to-digital converter (ADC), the output of which is connected to the input of a digital delay line, the parallel outputs of which through gates are connected to the inputs of three-input elements OR through the code-time converters the interval is connected to the first inputs of the multiplying units, the second inputs of which are connected to the output of the voltage-frequency converter (UH4), counters are connected to the outputs of the multiplying blocks, the strokes connected to the inputs of the overflow decoders, the outputs of the overflow decoder are connected to the first inputs of channel triggers, to the first inputs of AND elements and the inputs of the multi-input element OR, whose output is connected to the second input of the installation trigger and the installation inputs of counters, the outputs of channel triggers are connected to the control inputs the inputs of the first group of valves, the second inputs of the AND elements and the first inputs of the two-input OR elements, the second inputs of which are combined and connected to the output of the installation rigger and outputs connected to the control yu, conductive inputs of the second group of valves, one of the AND outputs are connected to WMOs .dami shift values indicators. the first input of the setup trigger, the second inputs of the channel triggers, the control inputs of the ADC, the LPF and the digital delay line are connected to the outputs of the control unit 2. However, the known device determines only the offset between the processed sequences, the degree of correlation between them, which is not enough, for example, when constructing correlation extremal systems and causes low functional capabilities of the device. In addition, this device has a low speed due to two-step reconstruction ima Started (rough and fine). The purpose of the invention is to expand the functionality due to the possibility of determining an estimate of the maximum value of the mutual correlation function. This goal is achieved by the fact that a digital correlator containing an N-bit (by the number of channels) digital delay line, the first and second triggers, the first OR element, and also in each channel a unit multiply, a channel counter, a channel element OR. and channel element AND, code converter, first and second registers, subtractive counter, frequency divider, key, switch, AND element, second OR element and control unit, the first input of which is connected to the output of the first element are entered. OR, first block output control is connected to the control inputs of the registers, the installation outputs of which are combined with the first input of the second OR element, as well as with the first input of the first trigger and connected to the second output of the control unit, the third output of which is connected to the second input of the second Element 1 OR, the output of which is connected to the first input of the second trigger, and the installation inputs of the detracting counter and frequency divider, the counting input of which is combined with the information of the key input and connected to the fourth output of the control unit, the control input of the key combined with the second trigger inputs and connected to the output of the frequency divider, the output of KJD04a is connected to the control input of the M-time digital delay line, whose input is connected to the output of the switch, the first information and control inputs of which corresponding to the output of the N-bit digital delay line and the output of the first trigger, the second information input of the switch is the first input of the device, the information inputs of the first trigger are connected to the corresponding bit outputs of the detracting counter, the counting input of which is connected to the output of the And element, information inputs of the second register are connected to the corresponding outputs of the code converter, - the inputs of which are combined with the corresponding inputs of the first OR element and connected to the outputs with The corresponding channel counters of all channels, the installation inputs of which are combined and connected to the output of the second element OR, the counting input of the channel counter of each channel is connected to the output of the channel element AND of its channel, the first input of the channel element AND of each channel is connected to the output of the channel element OR of its channel, the second the inputs of the AND elements of all channels and the first input of the element AND are combined and connected to the 4eTBepTON output of the control unit, the second and third inputs of KOTOpoi o are the second and third inputs respectively Triplets, the first inputs of channel elements OR all channels and the second input of the AND element are combined and connected to the output of the second trigger, the second input of the channel element OR of each channel is connected to the output of the multiplication unit of its channel, the first inputs of the multiplication units of all channels are combined and are the fourth input of the device , and the second inputs of the multiplications blocks of all channels are connected to the outputs of the corresponding bits Y-bit digital delay line. In addition, the control unit contains the first one-shot, the input of which is combined with the first input of the first OR element and connected to the nepBOLii input of the block, the one-shot output is combined with the input of the delay element and connected to the first output of the block, the output of the delay element is connected to the first input of the second the OR element, the second input of which is combined with the second input of the first element OR n is connected to the output of the second one-oscillator, the input of which is connected to the output of the first trigger, the zero input of which is combined with a single input one counter a, third is the input of the first OR element and the output of the third OR element and is connected to the second output of the block, the output of the second OR element is the third output of the block, the single input of the first trigger is connected to the output of the counter, the information input of which is combined with the output of the AND element and the subclip to the fourth output of the block, the first and second inputs of the element I are connected, respectively, to the output of the clock generator and the output of the second trigger, the zero input of which is connected to the output of the first element OR, the first and the second. the inputs of the third element OR are connected to the outputs of the third and fourth single vibrators, the input of the third one vibrator and the single input of the second trigger, respectively; are respectively the BOEPEJM and the third inputs of the block. Fig, 1 shows the structural diagram of the device in figure 2 - strukg. Turnbuckle control circuit. The device contains a digital. 1 delay, consisting of two registers 2 and 3. Sigma, parallel 1 outputs of which are connected to the first inputs of multiplication blocks 4, the second inputs of which are combined and the first input of 5 devices, outputs of multiplication blocks 4 connected. These are the first inputs of the channel elements OR b, the second inputs of which and the first input of the AND 7 element are combined and connected to the output of the first Trigger 8, the outputs of the channel elements OR 6 are connected to the first inputs of the channel elements AND 9 , the outputs of which are connected to VHRDs1Mi channel counters 10, installation. which turns, adjusting entrances a divider of the 11th frequency, subtracting. 12 and the first input of the first trigger 8 are combined and connected to the output of the first, element OR 13, the output of channel counters 10.. are connected to the inputs of the converter 14 codes: and the inputs of the second element. CLI 15. the output of which is connected to the first input of the 16-U unit of control, the converter outputs -14 codes are connected to the inputs of the first register 1, the counting input of the counting counter 1 is connected to the output of the And 7 element, and the outputs to the information inputs of the register 18, the input a digital line 1, a cable rack, which is the input of the shift register 2, is connected to the output of the transducer of the gate 19, the first input. which is the input 20 of the device, the second INPUT is connected to the output of the digital delay line 1, and the control input to the trigger input 21, the first input of which, the second input of the trigger & and control: the key 22 input is connected to the output of the frequency divider 11, the control input of the digital delay line 1 is connected to the OUTPUT of the meter 22, the first output 23 of the control unit 16 is connected to the first input of the first common element OR. 13, the second input of the trigger 21 and the operating inputs of the registers 17 and 18, the second output 24 to the second input of the common element OR 13, the third output 25 to the input of the key 22, the counting input of the frequency divider 11 and the second channel elements AND 9 and element 7, the fourth output 26 to the control inputs of the registers 17 and 18. The second and third inputs of the control unit 16 are the third and fourth inputs of the device, respectively. The control block 16 (Fig. 2) contains a generator 27 clock pulses, the output of which is through the element 28 and connected to the output 25 of the block and the input of the counter 29, the output of which is connected to the single input of the trigger 30, the output of the trigger 30 through the single-oscillator 31 It is connected to the first inputs of the elements OR 3.2 and 33, the output of the device unit 15 is connected to the input of the element OR 33 and through the serially connected one-vibrator 34 and the delay element 35 to the second input of the element OR 32, the output of which is connected to the output 24 b- Loka, output. Single 34 is connected t kzhe to the output unit 26, a third input of the OR element. 33, settable input of counter 29 ,, zero input of trigger 30 and. output 23 block. are not connected and connected to the output of the OR element 36, to the inputs of which one and the same vibrators 37 and 38 are connected, the input of the single vibrator 38 is connected to the second input K of frame vertical pulses of the third input C of horizontal pulses — the block is connected to a single trigger input, zero input which is connected to the output of the element OR 33, -a output - so.vptptJM input element And 28. Since the correlator is intended to work in composition with a driver signal. images (fsi) for their synchronization to the control unit 1.6, the correlator is given frame (.input to) and line pulses (input CJ sweeps with the fxy. All functional nodes, blocks of block-16 are made on unified logic elements of the 564th series. Block 16 operates in a forwarding manner ... When the supply voltage is applied to the device, the one-shot 37 produces a pulse, which sets the zero state of the counter 29, the trigger 30 and 39, and it enters the output of the unit 23. When the first pulse of horizontal scanning is received from the VIF corresponding to the beginning the base line of the image and, consequently, the beginning of the basic random binary sequence, picking up the input 20 of the correlator, the trigger 39 is set to one state and the pulses from the generator 27 clock pulses through the open element, And 28 begin to arrive at output 25 of the block and on the counter 29. The capacity of the counter is equal to M (where N is the length of the random sequences being processed). After N ticks, the signal from the counter output 29 sets the trigger 30 into a single state. The output signal of the trigger 30 is fed to the one-shot 31, which produces a pulse arriving through the element OR 32. At the output of H4. the block and through the element OR 33 on the trigger 39. The trigger 3.9 is set to the zero state by closing the element 28. The receipt of the clock pulses at the output 25 of the block is stopped. When the second horizontal pulse pulse arrives from the VFR, which corresponds to the first, current line of the display and, consequently, the first current random binary sequence input to the input of the correlator, the trigger 39 is set to them, and the pulses from the generator 27 through the open element And 28 begin,. enter the output of block 25. When the overflow from the counters 10 of the correlator of the signal from its output goes through the OR 15 element, the one-one 34 and through the OR 33 element goes to the flip-flop 39, which is set to the zero state, closing the element. I. 28. Postaped-i clock pulses at output 25 of the block is terminated. Impulse, produced by a single vibrator3. arrives at the output 26 of the block and delayed by the circuit 35 through the element OR 32 - the output 24 of the block n. When the next horizontal scanning pulse arrives from the VFR corresponding to the next current image line, the correlator control unit 16 operates in a similar way. . At the end of the staffing period, the VFR version is sent to the mono-oscillator. 37; which generates a pulse that sets the device to its original state. The converter converts 14 codes, decimals. The position code from the outputs of counters 1 to binary code. The proposed 1 device works as follows. Before the start of the measurement cycle from the output 23 of the control unit 16, the Start Installation command is received, according to which the device takes the initial state. The flip-flop 21 assumes such a state in which the input of the digital delay line 1 through the switch 19 is connected to the input 20 of the device. At the output of the trigger 8, a zero state is set. Registers 17 and 18 are set to the zero state, channel counter-meters 10 and frequency divider 11, as a result of which the key 22 is open. Subtractive counter 12 is set to one. From the output 25 of the control unit 16, the clock pulses are fed to the device. The basic random binary sequence, which arrives synchronously with the clock pulses from the input 20 of the digital device, is written to the digital delay line 1. After N clock cycles, the output splitter It frequency trigger is switched to one state, closing key 22. The clock flow to digital delay line 1 is stopped. Triggers 21. And are simultaneously switched. 8. Change the state of the trigger 21 trigger output. It means that the switch 19 takes on such a position that the shift register of the digital delay line 1 is closed with a ring. . After recording the base case of the sequence 1 into the digital delay line 1, a determination is made of the correlation and the shift between the base sequence and the current pedals arriving at the device's cho-5. On the command Reset from the output of block 24 -16, the frequency divider 11 is nullified, channel counters 10 and trigger 8, subtract counter 12 are set to one, key 22 is opened, and switch 19 remains in the previous state research, the shift register of the shift of the digital line 1 delay in the ring. After the command Reset to the device from the output 25 of the control unit 16, clock impulses are shifted, shifting information in the digital delay line 1 and strobe channel elec- tions AND 9. Synchronously, with the clock pulses from the input 5 of the device to. In the input multiplex block 4, the first current s.Puchaina binary sequence arrives, where it is multiplied with the base sequence. The results of multiplying through the channel elements OR 6 arrive at the inputs of the channel elements AND 9, which through the second inputs are sampled with clock pulses. The coincidence pulses are counted in channel counters 10, and the entry in the counter is. Ticks 10 are carried out on the leading edges of clock pulses, and information is shifted to the digital link of the 1 delay on the falling edges. Via VJ. clock counts in channel 10 counters will be recorded the ordinates of the CCF of the base and first current sequences. At this time, the output trigger of the frequency divider 11 is switched to one, closing key 22 AND Tilting trigger 8. The arrival of clock pulses into the digital delay line is stopped, and the unit potential from the output of trigger 8 is fed to the input of the element And 7 and through channel elements OR b to the inputs of elements AND 9. The clock pulses through the elements AND 9 begin to flow simultaneously to the supplement, all channel counters 10 and through the elements And 7 to the input of the subtracting counter 12. The first counter overflows the channel counter 10 / in which the maximum ordinate of the VKF was fixed. The signal from its output, through the OR element .15, goes to control unit 16, and the clock pulses are stopped by this signal. The exact position code from the outputs of the counters 10 corresponds to the shift between the basic and current sequences being processed, and the number written in the subtractive counter 12 to the maximum ordinate of the CCF. Converter 14 codes converts the decimal code to binary. On command from the output 26 of the control unit 16, the value of the time shift between 200 o

Pu.t.1 следовательност ми с выходов преобразовател  14 кодов и значение максимальной ординаты ВКФ с выходов счетчика. 12 переписываютс  в выходные регистры 17 и 18 соответственно. Аналогично, производитс  сравнение базовой последовательности со следующими текущими последовательност ми . Таким образом, предлагаемое устройство обладает большими функциональньдми возможност ми и большим быстродействием. Это достигаетс  тем, что вместе с определением сдвига между сравниваемыми последовательност ми определ етс  максимальна  ордината ВКФ этих последовательностей Быстродействие устройства повышено вследствие того, что интересующие параметры определ ютс  за один цикл вычислени  ВКФ, тогда как в прототипе конечный результат определ етс  . за два.цикла вычислени  ВКФ, соответствующих этапам Грубо и Точно, Предлагаемое устройство можно, примен ть при создании широкого класса коррел ционных экстремальных сиетем .Pu.t.1 sequence from the outputs of the converter 14 codes and the value of the maximum ordinate VKF from the outputs of the counter. 12 are rewritten into output registers 17 and 18, respectively. Similarly, the base sequence is compared with the following current sequences. Thus, the proposed device has great functionality and high speed. This is achieved by the fact that, together with the determination of the shift between the compared sequences, the maximum ordinate of the CCF of these sequences is determined. The speed of the device is increased due to the fact that the parameters of interest are determined during one CCF calculation cycle, while in the prototype the final result is determined. for a two-cycle calculation of a VCF corresponding to the Rough and Accurate Stages, the proposed device can be used to create a wide class of correlation extremal systems.

2S2S

cSjj.lf 26cSjj.lf 26

2J 2f2J 2f

fui.ifui.i

Claims (2)

(57ИЦИФРОВОЙ КОРРЕЛЯТОР, содержащий N-разрядную (по числу каналов) · цифровую линию задержки, первый и второй триггеры, первый элемент ИЛИ, а также в каждом канале блок умножения, канальный счетчик, канальный элемент-ИЛИ и канальный элемент И, отличающийс я тем, что, с целью расширения функциональных вози можностей за счет возможности определения оценки максимального значения взаимно корреляционной функции и повышения быстродействиям него введены преобразователь кода, первый и второй регистры, вычитающий : счетчик, делитель частоты, ключ, переключатель, элемент И, второй элемент ИЛИ и блок управления, первый вход которого подключен к выходу первого элемента ИЛИ, первый выход блока управления соединен с управляющими входами регистров,установочные входы которых соединены с первым входом второго элемента ИЛИ, а также с первым входом первого триггера и подключены к второму выходу блока управления, третий выход кото- рого соединен со вторым входом второго элемента ИЛИ, выход которого соединен с первым входом второго триггера и установленными входами [вычитающего1 счетчика и делителя частоты, счетный вход которого объеди: нен с информационным входом ключа и подключен к четвертому выходу блока управления, управляющий вход ключа объединен со вторыми входами триггеров и подключен к выходу делителя частоты, выход ключа соединён с управляющим входом N-разрядной цифровой линии задержки, вход которой соединен с выходом переключателя, первый информационный и управляющий входы которого соединены соответственно с выходом Ц-разрядной цифровой линии задержки и выходом первого триггера, второй информационный вход переключателя является первым входом устройства, информационные ‘ входы первого регистра соединены с соответствующими разрядными выходами вычитающего счетчика, счетный вход которого подключен к выходу элемента И, информационные входы второго регистра соединены с соответствующими , выходами преобразователя кодов', входы которого объединены с соответству ющими входами первого элемента ИЛИ и подключены к выходам соответствующих канальных счетчиков всех каналов установленные входы которых объедине ны и подключены к выходу второго элемента ИЛИ, счетный вход канальI ного счетчика каждого канала подключей к выходу канального элемента И своего канала, первый вход канального элемента;.И каждого канала подключен к выходу канального элемента ИЛИ своего канала, вторые входы канальных элементов И всех каналов и первый вход элемента И объединены и подключены к четвертому выходу блока управления, второй и третий входы которого являются соответ*· ственно вторым и третьим входами устройства, первые входы канальных эле+ ментов ИЛИ всех каналов и второй вход элемента И· объединены и подSU „.,1045233 клочены к выходу второго триггера, второй вход канального элемента ИЛИ каждого канала подключен к выходу блока умножения своего канала, первые входы блоков умножения всех каналов объединены и являются четвертым входом устройства, а вторые входы блоков умножения всех каналов подключены .к выходам соответствующих разрядов N-разрядной цифровой линии задержки.(57DIGITAL CORRELATOR containing N-bit (by the number of channels) · digital delay line, first and second triggers, first OR element, and also in each channel a multiplication block, channel counter, channel OR element, and channel element AND, characterized in that, in order to expand the functional capabilities due to the possibility of determining an estimate of the maximum value of the cross-correlation function and increasing its performance, a code converter, first and second registers, subtracting: counter, frequency divider, key, a switch, an AND element, a second OR element, and a control unit, the first input of which is connected to the output of the first OR element, the first output of the control unit is connected to the control inputs of the registers, the installation inputs of which are connected to the first input of the second OR element, as well as to the first input of the first trigger and connected to the second output of the control unit, the third output of which is connected to the second input of the second OR element, the output of which is connected to the first input of the second trigger and the installed inputs [subtracting 1 counter and affairs frequency amplifier, the counting input of which is connected to the information input of the key and connected to the fourth output of the control unit, the control input of the key is combined with the second inputs of the triggers and connected to the output of the frequency divider, the output of the key is connected to the control input of the N-bit digital delay line, input which is connected to the output of the switch, the first information and control inputs of which are connected respectively to the output of the C-bit digital delay line and the output of the first trigger, the second information input is switched the sensor is the first input of the device, the information 'inputs of the first register are connected to the corresponding bit outputs of the subtracting counter, the counting input of which is connected to the output of the And element, the information inputs of the second register are connected to the corresponding outputs of the code converter', the inputs of which are combined with the corresponding inputs of the first element OR and connected to the outputs of the corresponding channel counters of all channels, the installed inputs of which are combined and connected to the output of the second element of the IL And, the counting input of the channel counter of each channel is connected to the output of the channel element AND its channel, the first input of the channel element; and each channel is connected to the output of the channel element OR of its channel, the second inputs of the channel elements AND of all channels and the first input of the element AND are combined and connected to the fourth output of the control unit, the second and third inputs of which are * · respectively the second and third inputs of the device, the first inputs of the channel elements + OR elements of all channels and the second input of the AND element are combined and under SU ., 1045233 are clipped to the output of the second trigger, the second input of the channel element OR of each channel is connected to the output of the multiplication unit of its channel, the first inputs of the multiplication blocks of all channels are combined and are the fourth input of the device, and the second inputs of the multiplication blocks of all channels are connected. To the outputs of the corresponding bits N-bit digital delay line. 2. Устройство по п.1, о т л и чающееся тем, что блок управления содержит первый одновибратор, вход которого, объединен с первым входом первого элемента ИЛИ и подключен к первому входу блока, выход одновибратора объединен с входом элемента задержки и подключен к первому выходу блока, выход элемента задержки соединен с первым входом второго элемента ИЛИ, второй вход которого объединен с вторым входом первого элемента ИЛИ и подключен к выходу второго одновибратора, вход которого подключен к выходу первого триггера, нулевой вход которого объединен с установочным входом счетчика, третьим входом первого элемента ИЛИ и выходом третьего элемента ИЛИ и подключен к второму выходу блока, выход второго элемента ИЛИ является третьим выходом блока, единичный вход первого триггера подключен к выходу счетчика, информационный. вход которого объединен с выходом элемента И и подключен к четвертому выходу блока, первый и второй входы элемента И соединены соответственно с выходом генератора тактовых импульсов и выходом второго триггера, нулевой вход которого подключен к- выходу первого элемента ИЛИ первый и второй входы третьего элемента ИЛИ соединены соответственно с выходами третьего и четвертого, од'новибраторов, вход третьего одновибратора и единичный вход второго триггера являются соответственно вторым и третьим входами блока.2. The device according to claim 1, wherein the control unit comprises a first one-shot, the input of which is combined with the first input of the first OR element and connected to the first input of the block, the output of the one-shot is combined with the input of the delay element and connected to the first the output of the block, the output of the delay element is connected to the first input of the second OR element, the second input of which is combined with the second input of the first OR element and connected to the output of the second one-shot, the input of which is connected to the output of the first trigger, the zero input of which is combined It is connected with the counter installation input, the third input of the first OR element and the output of the third OR element and is connected to the second output of the block, the output of the second OR element is the third output of the block, the single input of the first trigger is connected to the counter output, information. the input of which is combined with the output of the And element and is connected to the fourth output of the block, the first and second inputs of the And element are connected respectively to the output of the clock pulse generator and the output of the second trigger, the zero input of which is connected to the output of the first OR element, the first and second inputs of the third OR element are connected respectively, with the outputs of the third and fourth, one’s vibrators, the input of the third one-shot and the single input of the second trigger are the second and third inputs of the block, respectively.
SU823449936A 1982-03-22 1982-03-22 Digital correlator SU1045233A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU823449936A SU1045233A1 (en) 1982-03-22 1982-03-22 Digital correlator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU823449936A SU1045233A1 (en) 1982-03-22 1982-03-22 Digital correlator

Publications (1)

Publication Number Publication Date
SU1045233A1 true SU1045233A1 (en) 1983-09-30

Family

ID=21015670

Family Applications (1)

Application Number Title Priority Date Filing Date
SU823449936A SU1045233A1 (en) 1982-03-22 1982-03-22 Digital correlator

Country Status (1)

Country Link
SU (1) SU1045233A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Патент US № 4151511, . кл. G. 06 F 15/34, 1979. 2. Авторское свидетельство СССР № 524183, кл. G 06 F 15/336, 1976, *

Similar Documents

Publication Publication Date Title
US3947673A (en) Apparatus for comparing two binary signals
SU1045233A1 (en) Digital correlator
US4149258A (en) Digital filter system having filters synchronized by the same clock signal
SU1591010A1 (en) Digital integrator
SU1069146A1 (en) Controlled digital frequency converter
SU1443002A1 (en) Device for swift walsh-adamar transform
SU1509957A1 (en) Device for selecting indicators of object images
SU446054A1 (en) Device for converting binary numbers
SU955031A1 (en) Maximum number determination device
SU1695389A1 (en) Device for shifting pulses
SU1051727A1 (en) Device for checking counter serviceability
SU1385128A1 (en) Frequency-pulsed signal adder
SU1061263A1 (en) Counting device
SU1411946A1 (en) Device for selecting the last pulse in a series
SU1566368A1 (en) Digital correlator
SU1401479A1 (en) Multifunction converter
SU1275547A1 (en) Multichannel storage
SU1182539A1 (en) Device for reproducing functions
SU1008751A1 (en) Device for determination of arithmetic mean value
SU1764065A1 (en) Device for summing m n-digit numbers entering in series
SU693435A1 (en) Storage
SU1539792A1 (en) Device for determining throughput of network
SU1727135A1 (en) Device for searching maximum of correlation function
SU970706A1 (en) Counting device
SU913373A1 (en) Multipier of repetition frequency of periodic pulses