RU2082216C1 - Device for correction of time scale - Google Patents

Device for correction of time scale Download PDF

Info

Publication number
RU2082216C1
RU2082216C1 RU95111118A RU95111118A RU2082216C1 RU 2082216 C1 RU2082216 C1 RU 2082216C1 RU 95111118 A RU95111118 A RU 95111118A RU 95111118 A RU95111118 A RU 95111118A RU 2082216 C1 RU2082216 C1 RU 2082216C1
Authority
RU
Russia
Prior art keywords
input
output
switch
inputs
code
Prior art date
Application number
RU95111118A
Other languages
Russian (ru)
Inventor
А.Д. Стяжкин
А.Н. Судаков
А.Е. Тюляков
Original Assignee
Российский институт радионавигации и времени
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Российский институт радионавигации и времени filed Critical Российский институт радионавигации и времени
Priority to RU95111118A priority Critical patent/RU2082216C1/en
Application granted granted Critical
Publication of RU2082216C1 publication Critical patent/RU2082216C1/en

Links

Images

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

FIELD: radio engineering, instruments. SUBSTANCE: device has oscillator, phase-shifting unit, frequency divider, OR gate, two pulse generators, counter, decoder, four code converters, shift register, two AND gates, input commutator, reset pulse generator, two start pulse generators, two switches, commutator of outputs, additional oscillator, additional frequency divider, additional AND gates and OR gate. This results in possibility of continuous generation of time scale even if separate units in channel of time scale generation fail. EFFECT: increased reliability. 9 dwg

Description

Устройство относится к радиотехнике и измерительной технике предназначено для формирования и коррекции шкалы времени и может быть использовано при построении хранителей времени и систем синхронизации. The device relates to radio engineering and measuring equipment is intended for the formation and correction of the time scale and can be used in the construction of time keepers and synchronization systems.

Известно устройство для коррекции шкалы времени (1), содержащее последовательно соединенные генератор, фазосдвигающий блок и делитель частоты, образующие канал формирования шкалы времени, а также регистр сдвига, счетчик, элемент совпадения, последовательно соединенные реверсивный счетчик и формирователь сигнала управления, последовательно соединенные дешифратор и формирователь одиночных импульсов, а также преобразователь кода коррекции. Устройство решает задачу формирования шкалы времени и ее коррекцию по внешним сигналам, несущим информацию внешней эталонной шкалы времени. Устройство имеет недостаточно высокую надежность и не обеспечивает непрерывность формирования шкалы времени в случае отказов отдельных блоков в канале формирования шкалы времени. A device for correcting the time scale (1), comprising a series-connected generator, phase-shifting unit and a frequency divider forming a channel for forming a time scale, as well as a shift register, counter, coincidence element, series-connected reverse counter and driver of a control signal, series-connected decoder and single pulse shaper, as well as a correction code converter. The device solves the problem of forming a time scale and its correction according to external signals that carry information of an external reference time scale. The device has insufficiently high reliability and does not ensure the continuity of the formation of the time scale in case of failure of individual blocks in the channel of the formation of the time scale.

Известно устройство для коррекции шкалы времени (2), содержащее генератор, хранитель времени, регистр сдвига, схемы совпадения, счетчик, две дополнительные схемы совпадения, делитель частоты и два формирователя управляющих сигналов. Устройство решает задачу формирования шкалы времени и ее коррекцию по внешним сигналам, несущим информацию внешней эталонной шкалы времени. Устройство имеет недостаточно высокую надежность и не обеспечивает непрерывность формирования шкалы времени в случае отказов отдельных блоков в канале формирования шкалы времени. A device for correcting the time scale (2), comprising a generator, a time keeper, a shift register, a matching circuit, a counter, two additional matching circuits, a frequency divider and two control signal conditioners. The device solves the problem of forming a time scale and its correction according to external signals that carry information of an external reference time scale. The device has insufficiently high reliability and does not ensure the continuity of the formation of the time scale in case of failure of individual blocks in the channel of the formation of the time scale.

Известно устройство для коррекции шкалы времени (3), содержащее последовательно соединенные генератор, фазосдвигающий блок и делитель частоты, а также первый электронный переключатель, первый элемент И, первый счетчик, сумматор, регистр сдвига, преобразователь кода коррекции, последовательно соединенные второй счетчик и дешифратор, последовательно соединенные второй элемент И и формирователь сигнала управления, последовательно соединенные первый элемент ИЛИ и формирователь одиночных импульсов, блок электронных ключей, инвертор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, триггер, второй элемент ИЛИ, второй и третий электронные переключатели и третий элемент И. Устройство решает задачу формирования шкалы времени и ее коррекцию по внешним сигналам, несущим информацию внешней эталонной шкалы времени. Устройство имеет недостаточно высокую надежность и не обеспечивает непрерывность формирования шкалы времени в случае отказов отдельных блоков в канале формирования шкалы времени. A device for correcting the time scale (3), comprising a series-connected generator, phase-shifting unit and a frequency divider, as well as a first electronic switch, a first AND element, a first counter, adder, shift register, correction code converter, a second counter and a decoder connected in series, the second AND element and the shaper of the control signal connected in series, the first OR element and the single pulse shaper, the electronic key block, the inverter, the elem nt EXCLUSIVE OR, a trigger, a second OR gate, second and third electronic switches, and the third element I. The device solves the problem of formation of the timeline and its correction by external signals having information external reference time scale. The device has insufficiently high reliability and does not ensure the continuity of the formation of the time scale in case of failure of individual blocks in the channel of the formation of the time scale.

Известно устройство для коррекции шкалы времени (4), содержащее последовательно соединенные генератор импульсов, фазосдвигающий блок и делитель частоты, а также реверсивный счетчик, регистр сдвига, преобразователь кода коррекции, первый элемент И, последовательно соединенные счетчик, дешифратор и первый формирователь одиночных импульсов, а также формирователь сигнала управления, четыре триггера, второй элемент И, второй формирователь одиночных импульсов, генератор пачки импульсов, два элемента ИЛИ, элемент ИЛИ-НЕ и мультиплексор. Устройство решает задачу формирования шкалы времени и ее коррекцию по внешним сигналам, несущим информацию внешней эталонной шкалы времени. Устройство имеет недостаточно высокую надежность и не обеспечивает непрерывность формирования шкалы времени в случае отказов отдельных блоков в канале формирования шкалы времени. A device for correcting the time scale (4), containing a series-connected pulse generator, phase-shifting unit and a frequency divider, as well as a reversible counter, a shift register, a correction code converter, a first AND element, a connected counter, a decoder and a first single pulse shaper, and also a control signal shaper, four triggers, a second AND element, a second single pulse shaper, a pulse train generator, two OR elements, an OR-NOT element and a multiplexer. The device solves the problem of forming a time scale and its correction according to external signals that carry information of an external reference time scale. The device has insufficiently high reliability and does not ensure the continuity of the formation of the time scale in case of failure of individual blocks in the channel of the formation of the time scale.

Известно устройство для коррекции шкалы времени (5), содержащее последовательно соединенные генератор, фазосдвигающий блок и делитель частоты, последовательно соединенные преобразователь кода коррекции и регистр сдвига, два счетчика, два дешифратора, формирователь одиночных импульсов, два триггера, два элемента И, распределитель сигналов, дополнительный регистр сдвига, регистр, преобразователь кода, два блока сравнения кодов. Устройство решает задачу формирования шкалы времени и ее коррекции по внешним сигналам, несущим информацию внешней эталонной шкалы времени. Устройство имеет недостаточно высокую надежность и не обеспечивает непрерывность формирования шкалы времени в случае отказов отдельных блоков в канале формирования шкалы времени. A device for correcting the time scale (5), comprising a series-connected generator, phase-shifting unit and a frequency divider, series-connected converter of the correction code and the shift register, two counters, two decoders, a single pulse shaper, two triggers, two AND elements, a signal distributor, additional shift register, register, code converter, two code comparison blocks. The device solves the problem of forming a time scale and its correction according to external signals carrying information of an external reference time scale. The device has insufficiently high reliability and does not ensure the continuity of the formation of the time scale in case of failure of individual blocks in the channel of the formation of the time scale.

Наиболее близким к предлагаемому устройству по назначению и совокупности существенных признаков является устройство для коррекции шкалы времени (5), выбранное в качестве прототипа. Функциональная схема прототипа приведена на фиг. 9. Closest to the proposed device for the purpose and combination of essential features is a device for the correction of the time scale (5), selected as a prototype. The functional diagram of the prototype is shown in FIG. 9.

Устройство-прототип (см. фиг. 9) содержит последовательно включенные генератор 1, фазосдвигающий блок 2 и делитель 3 частоты, а также первый преобразователь 4 кода, регистр 5 сдвига, последовательно соединенные элемент ИЛИ 6, первый формирователь 7 импульсов, счетчик 8 и дешифратор 9, второй преобразователь 10 кода, второй формирователь 11 импульсов, первый и второй элементы И 12, 25. Выход младшего разряда регистра 5 соединен с первым управляющим входом блока 2, выход которого соединен также с первыми входами формирователя 11 и преобразователя 4. Первый выход преобразователя 4 через элемент И 12 соединен с вторым управляющим входом блока 2. Информационный вход устройства подключен к входу преобразователя 10, первый и второй выходы которого соединены с соответствующими входами регистра 5. Первый управляющий вход устройства соединен с вторым входом элемента И 12 и с первым входом элемента ИЛИ 6. Первый выход преобразователя 10 подключен также к второму входу счетчика 8. Выход формирователя 11 соединен с первым входом элемента И 25 и с вторым входом преобразователя 4, информационные входы которого соединены с выходами старших разрядов регистра 5. Второй управляющий вход устройства соединен с вторым входом элемента ИЛИ 6, с третьим входом преобразователя 4 и с вторым входом элемента И 25, выход которого подключен к первому управляющему входу делителя 3. Второй и третий выходы преобразователя 4 подключены к соответствующим управляющим входам делителя 3. Выход дешифратора 9 подключен к второму входу формирователя 11. The prototype device (see Fig. 9) contains a series-connected generator 1, a phase-shifting unit 2 and a frequency divider 3, as well as a first code converter 4, a shift register 5, a connected element OR 6, a first pulse shaper 7, a counter 8 and a decoder 9, the second code converter 10, the second pulse shaper 11, the first and second elements AND 12, 25. The low-order output of the register 5 is connected to the first control input of the block 2, the output of which is also connected to the first inputs of the shaper 11 and the converter 4. The first the output of the converter 4 through the And 12 element is connected to the second control input of the block 2. The information input of the device is connected to the input of the converter 10, the first and second outputs of which are connected to the corresponding inputs of the register 5. The first control input of the device is connected to the second input of the And 12 element and with the first the input of the OR element 6. The first output of the converter 10 is also connected to the second input of the counter 8. The output of the shaper 11 is connected to the first input of the element And 25 and to the second input of the converter 4, the information inputs of which connected to the outputs of the upper digits of register 5. The second control input of the device is connected to the second input of the OR element 6, with the third input of the converter 4 and to the second input of the And 25 element, the output of which is connected to the first control input of the divider 3. The second and third outputs of the converter 4 are connected to the corresponding control inputs of the divider 3. The output of the decoder 9 is connected to the second input of the shaper 11.

Преобразователь 4 кода содержит элементы И 68-71, реверсивный счетчик 72, триггер 73 и формирователь 74 сигнала управления. Первый вход преобразователя 4 соединен с первым входом элемента И 68, второй вход которого соединен с выходом формирователя 74. Выход элемента И 68 соединен с выходом вычитания счетчика 72 и с первым входом элемента И 70, второй вход которого подключен к инверсивному выходу триггера 73. Второй вход преобразователя 4 соединен с входом записи счетчика 72, с первым входом формирователя 74 и с входом R триггера 73. Выходы младших разрядов счетчика 72 подключены к инверсным входам элемента И 69, выход которого подключен к входу S триггера 73. Выход последнего из младших разрядов счетчика 72, соединенного с последним входом элемента И 69, подключен к первому входу элемента И 71, второй вход которого подключен к прямому выходу триггера 73. Третий вход преобразователя 4 подключен к третьим входам элементов И 70, 71. Входы параллельной записи счетчика 72 соединены с информационными входами преобразователя 4, первый, второй и третий выходы которого соединены соответственно с выходом формирователя 74, с выходом элемента И 70 и с выходом элемента И 71. Выход счетчика 72 соединен с вторым входом формирователя 74. The converter 4 code contains the elements And 68-71, the reverse counter 72, the trigger 73 and the driver 74 of the control signal. The first input of the converter 4 is connected to the first input of the And 68 element, the second input of which is connected to the output of the shaper 74. The output of the And 68 element is connected to the subtraction output of the counter 72 and to the first input of the And 70 element, the second input of which is connected to the inverted output of the trigger 73. The second the input of the converter 4 is connected to the recording input of the counter 72, with the first input of the shaper 74 and with the input R of the trigger 73. The outputs of the least significant bits of the counter 72 are connected to the inverse inputs of the element And 69, the output of which is connected to the input S of the trigger 73. The output of the last and of the least significant bits of the counter 72 connected to the last input of the And 69 element is connected to the first input of the And 71 element, the second input of which is connected to the direct output of the trigger 73. The third input of the converter 4 is connected to the third inputs of the And 70, 71 elements. Inputs of the counter parallel recording 72 are connected to the information inputs of the converter 4, the first, second and third outputs of which are connected respectively with the output of the driver 74, with the output of the element And 70 and with the output of the element And 71. The output of the counter 72 is connected to the second input of the generator 74.

Устройство-прототип работает следующим образом. The prototype device operates as follows.

Импульсы с выхода генератора 1 поступают на вход фазосдвигающего блока 2, который представляет собой делитель частоты с переменными коэффициентом деления. В исходном состоянии коэффициент деления блока 2 равен K, что определяется наличием на его втором управляющем входе сигнала логического "0" независимо от уровня сигнала на первом управляющем входе. Импульсы с выхода блока 2 поступают на вход делителя 3. Делитель 3 производит деление частоты входного сигнала до 1 Гц, формируя при этом импульсные сигналы шкалы времени от частоты входного сигнала до 1 Гц ("сетка" частот), а также формирует код времени секунд, минут и часов. The pulses from the output of the generator 1 are fed to the input of the phase-shifting unit 2, which is a frequency divider with variable division ratio. In the initial state, the division coefficient of block 2 is K, which is determined by the presence of a logical “0” signal at its second control input, regardless of the signal level at the first control input. The pulses from the output of block 2 are fed to the input of the divider 3. The divider 3 divides the frequency of the input signal to 1 Hz, generating pulse signals of the time scale from the frequency of the input signal to 1 Hz ("grid" of frequencies), and also generates a time code for seconds, minutes and hours.

Для коррекции фазы импульсных сигналов "сетки" частот на первый управляющий вход устройства подается команда в виде сигнала логической "1". Команда поступает на второй вход элемента И 12, разрешая прохождение через него сигналов, а также на первый вход элемента ИЛИ 6. Команда через элемент ИЛИ 6 поступает на вход формирователя 7; который формирует одиночный импульс, сбрасывающий счетчик 8. НА выходе дешифратора 9 появляется сигнал логического "0". To correct the phase of the pulse signals of the “grid” of frequencies, a command is sent to the first control input of the device in the form of a logical signal “1”. The command arrives at the second input of the And 12 element, allowing signals to pass through it, and also at the first input of the OR 6 element. The command passes through the OR 6 element to the input of the driver 7; which generates a single pulse, resetting the counter 8. At the output of the decoder 9 appears a logical signal "0".

На информационный вход устройства, т.е. на вход преобразователя 10, подается код коррекции. Код поступает по двум линиям связи в виде кода "единиц" и кода "нулей", причем единице соответствует наличие импульса на линии связи кода "единиц" и отсутствие импульса на линии связи кода "нулей", а нулю соответствует отсутствие импульса на линии связи кода "единица" и наличие импульса на линии связи кода "нулей". В младшем разряде кода содержится информация о знаке, а в старших разрядах о величине сдвига шкалы времени. Код подается старшим разрядами вперед. Преобразователь 10 формирует на втором выходе из импульсов кода "нулей" и кода "единиц" последовательный прямой код коррекции, а на первом выходе тактовые импульсы записи, причем длительность импульсов прямого кода расширена до периода повторения тактовых импульсов, а тактовые импульсы задержаны относительно импульсов прямого кода, что обеспечивает надежную запись кода коррекции в регистр 5. Код коррекции через преобразователь 10 записывается в регистр 5. Одновременно счетчик 8 подсчитывает число тактовых импульсов на первом выходе преобразователя 10, т.е. число разрядов кода коррекции, записанных в регистр 5. По окончании записи кода коррекции в регистр 5 на выходе дешифратора 9 появляется сигнал логической "1", который поступает на второй вход формирователя 11, на первый вход которого поступают импульсы с выхода блока 2. Формирователь 11 выделяет второй, после появления логической "1" на втором входе, импульс блока 2, который поступает на второй вход преобразователя 4 и запускает его. To the information input of the device, i.e. at the input of the Converter 10, a correction code is supplied. The code arrives on two communication lines in the form of a code of "units" and a code of "zeros", and the unit corresponds to the presence of a pulse on the communication line of the code of "units" and the absence of a pulse on the communication line of the code of "zeros", and zero corresponds to the absence of a pulse on the communication line of the code "unit" and the presence of a pulse on the communication line of the code "zeros". The low order of the code contains information about the sign, and the high order contains the shift of the time scale. The code is supplied in high order ahead. The converter 10 generates a sequential direct correction code at the second output from the pulses of the "zeros" code and the "units" code, and write clock pulses at the first output, and the duration of the direct code pulses is extended to the repetition period of the clock pulses, and the clock pulses are delayed relative to the direct code pulses , which ensures reliable recording of the correction code in the register 5. The correction code through the converter 10 is recorded in the register 5. At the same time, the counter 8 counts the number of clock pulses at the first output of the conversion Indicator 10, i.e. the number of bits of the correction code recorded in the register 5. Upon completion of recording the correction code in the register 5, the logical 1 signal appears at the output of the decoder 9, which arrives at the second input of the shaper 11, the first input of which receives pulses from the output of the block 2. Shaper 11 selects the second, after the appearance of the logical "1" at the second input, the pulse of block 2, which is fed to the second input of the converter 4 and starts it.

Преобразователь 4 работает следующим образом (см. фиг. 9). На второй вход преобразователя 4 подается запускающий импульс, который поступает на вход R триггера 73, на вход записи реверсивного счетчика 72 и на первый вход формирователя 74 сигнала управления. Триггер 73 устанавливается в нулевое состояние, разрешая прохождение сигналов через элемент И 70 и запрещая прохождение сигналов через элемент И 71. По фронту запускающего импульса в счетчик 72 записывается код с информационных входов преобразователя 4, соединенных с выходами старших разрядов регистра 5. При этом на выходе счетчика 72 появляется сигнал логической "1", поступающий на второй вход формирователя 74 сигнала управления и подготавливающий его к работе. Сигнал управления появляется на выходе формирователя 74 по срезу запускающего импульса и подается на первый преобразователь 4. Одновременно сигнал управления разрешает прохождение импульсов, формируемых блоком 2, с первого входа преобразователя 4 через элемент И 68 на вход вычитания счетчика 72. Код, записанный в счетчик 72, начинает считываться. При логической "1" на третьем входе преобразователя 4 импульсы с выхода элемента И 68 через элемент И 70 подаются на второй выход преобразователя 4. Как только N младших разрядов счетчика 72, соединенных с инверсными входами элемента И 69, обнуляются на выходе элемента И 69 появляется сигнал логической "1", переворачивающий триггер 73. При этом запрещается прохождение сигналов через элемент И 70 и разрешается прохождение сигналов через элемент И 71. Код, оставшийся в счетчике 72, продолжает считываться, причем при наличии логической "1" на третьем входе преобразователя 4 импульсы с выхода N-го младшего разряда через элемент И 71 подаются на третий выход преобразователя 4. При обнулении счетчика 7а на его выходе появляется сигнал логического "0", который возвращает формирователь 74 в исходное состояние. Логический "0" с его выхода запрещает прохождение сигналов через элемент И 68. На этом преобразование кода заканчивается. Converter 4 operates as follows (see Fig. 9). At the second input of the converter 4, a triggering pulse is supplied, which is fed to the input R of the trigger 73, to the recording input of the reverse counter 72 and to the first input of the driver of the control signal 74. The trigger 73 is set to zero, allowing the passage of signals through the element And 70 and prohibiting the passage of signals through the element And 71. On the front of the triggering pulse in the counter 72 is written a code from the information inputs of the Converter 4 connected to the outputs of the upper bits of the register 5. In this case, the output counter 72 there is a logical signal "1", fed to the second input of the shaper 74 of the control signal and preparing it for work. The control signal appears at the output of the driver 74 by cutting the start pulse and is fed to the first converter 4. At the same time, the control signal allows the pulses generated by block 2 to pass from the first input of the converter 4 through the element And 68 to the input of the subtraction of the counter 72. The code recorded in the counter 72 starts to be read. With a logical "1" at the third input of converter 4, pulses from the output of element And 68 through element And 70 are fed to the second output of converter 4. As soon as N low-order bits of counter 72 connected to inverse inputs of element And 69 are reset to zero at the output of element And 69 a logical “1” signal that flips the trigger 73. In this case, the passage of signals through the And 70 element is prohibited and the signals are allowed to pass through the And 71 element. The code remaining in the counter 72 continues to be read, and if there is a logical “1” at the third input Converter 4 pulses from the output of the Nth low order through element And 71 are fed to the third output of converter 4. When zeroing the counter 7a, a logical "0" signal appears at its output, which returns the former 74 to its original state. Logical "0" from its output prohibits the passage of signals through the And 68 element. This completes the code conversion.

Таким образом на выходах преобразователя 4 формируются сигналы:
на первом выходе формируется импульс, длительность которого равна произведению периода повторения импульсов на первом входе преобразователя 4 на число, соответствующее двоичному коду на информационных входах преобразователя 4;
на втором выходе формируется пачка импульсов, число которых соответствует N младшим разрядом двоичного кода на информационных входах преобразователя 4;
на третьем выходе формируется пачка импульсов, число которых соответствует старшим разрядам, начиная с /N+I/-го, двоичного кода на информационных входах преобразователя 4;
Т. е. в рассматриваемом случае на втором управляющем входе устройства присутствует сигнал логического "0", поступающий на третий вход преобразователя 4 и запрещающий прохождение сигналов через элементы И 70, 71, то на втором и третьем выходах преобразователя 4 поддерживается логический "0". Импульс с первого выхода преобразователя 4 через элемент И 12 поступает на второй управляющий вход блока 2 и изменяет его коэффициент деления на ± 1 в зависимости от знака коррекции, поступающего на первый вход блока 2 с выхода младшего разряда регистра 5. Изменение коэффициента деления блока 2 приводит к тому, что каждый из его выходных импульсов появляется в зависимости от знака на один период входного сигнала раньше или позже, чем при исходном коэффициенте деления. Это вызывает сдвиг формируемой делителем 3 шкалы времени. Величина сдвига равна
T=±MTo,
где
M число, соответствующее двоичному коду на выходах старших разрядов регистра 5;
To период повторения импульсов генератора 1.Thus, the outputs of the Converter 4 are formed of signals:
a pulse is formed at the first output, the duration of which is equal to the product of the pulse repetition period at the first input of the converter 4 by a number corresponding to the binary code at the information inputs of the converter 4;
at the second output, a packet of pulses is formed, the number of which corresponds to N by the least significant bit of the binary code at the information inputs of the converter 4;
at the third output, a packet of pulses is formed, the number of which corresponds to the higher digits, starting from the / N + I / th binary code at the information inputs of the converter 4;
That is, in the case under consideration, a logical “0” signal is present at the second control input of the device, which enters the third input of the converter 4 and prohibits the passage of signals through the elements And 70, 71, then the logical “0” is supported at the second and third outputs of the converter 4. The pulse from the first output of the converter 4 through the And 12 element is fed to the second control input of block 2 and changes its division ratio by ± 1 depending on the correction sign received at the first input of block 2 from the output of the least significant bit of register 5. Changing the division coefficient of block 2 leads to the fact that each of its output pulses appears, depending on the sign, for one period of the input signal earlier or later than with the initial division coefficient. This causes a shift formed by the divider 3 time scales. The shift is equal to
T = ± MT o ,
Where
M is the number corresponding to the binary code at the outputs of the upper bits of register 5;
T o the pulse repetition period of the generator 1.

По окончании работы преобразователя 4 на первый управляющий вход устройства подается сигнал логического "0". At the end of the operation of the Converter 4 to the first control input of the device is a logical signal "0".

Для коррекции кода времени на второй управляющий вход устройства подается команда в виде сигнала логической "1". Команда поступает на второй вход элемента И 25, разрешая прохождение через него сигналов, и на третий вход преобразователя 4, разрешая формирование сигналов на втором и третьем его выходах. Команда через элемент ИЛИ 6 поступает на вход формирователя 7, который формирует одиночный импульс, сбрасывающий счетчик 8. На выходе дешифратора 9 появляется сигнал логического "0". На информационный вход устройства, т.е. на вход преобразователя 10, подается код коррекции. Код поступает по двум линиям связи в виде кода "единиц" и кода "нулей". Преобразователь 10 формирует на втором выходе из импульсов кода "нулей" и кода "единиц" последовательный прямой код коррекции, а на первом выходе тактовые импульсы записи. Код коррекции через преобразователь 10 записывается в регистр 5. Одновременно счетчик 8 подсчитывает число тактовых импульсов на первом выходе преобразователя 10, т.е. число разрядов кода коррекции, записанных в регистр 5. По окончании записи кода коррекции в регистр 5 на выходе дешифратора 9 появляется сигнал логической "1", который поступает на второй вход формирователя 11. Формирователь 11 выделяет второй, после появления логической "1" на втором входе, импульс блока 2, который поступает на второй вход преобразователя 4 и запускает его. Одновременно импульс с выхода формирователя 11 через элемент И 25 поступает на первый управляющий вход делителя 3 и сбрасывает формируемый им код времени. To correct the time code, a command is sent to the second control input of the device in the form of a logical “1” signal. The command arrives at the second input of the And 25 element, allowing signals to pass through it, and at the third input of the converter 4, allowing the formation of signals at its second and third outputs. The command through the element OR 6 is fed to the input of the shaper 7, which generates a single pulse, resetting the counter 8. At the output of the decoder 9 appears a logical signal "0". To the information input of the device, i.e. at the input of the Converter 10, a correction code is supplied. The code arrives on two communication lines in the form of a code of "units" and a code of "zeros". The Converter 10 generates a sequential direct correction code at the second output from the pulses of the “zeros” code and the “units” code, and write clock pulses at the first output. The correction code through the converter 10 is recorded in the register 5. At the same time, the counter 8 counts the number of clock pulses at the first output of the converter 10, i.e. the number of bits of the correction code recorded in the register 5. When the correction code is written to the register 5, the output of the decoder 9 displays a logical "1" signal, which is fed to the second input of the shaper 11. The shaper 11 selects the second, after the appearance of the logical "1" on the second input pulse unit 2, which is supplied to the second input of the Converter 4 and starts it. At the same time, the pulse from the output of the shaper 11 through the And 25 element is fed to the first control input of the divider 3 and resets the time code generated by it.

Код коррекции, подаваемый в этом случае на информационный вход устройства, имеет следующую структуру: старше M разрядов двоичный код часов, следующие N разрядов двоичных код минут, младшие разряды произвольные. Преобразователь 4 производит преобразование старших M+N разрядов кода коррекции, записанного в регистр 5, формируя на третьем выходе пачку импульсов часов, число которых соответствует двоичному коду в M старших разрядов регистра 5, и на втором выходе пачку импульсов минут, число которых соответствует двоичному коду в следующих N разрядах регистра 5. Пачки импульсов минут и часов подаются на второй и третий управляющие входы делителя 3 и устанавливают в нем новое значение кода времени минут и часов. По окончании работы преобразователя 4 на второй управляющий вход устройства логический "0". The correction code supplied in this case to the information input of the device has the following structure: older than M bits are the binary code of the clock, the next N bits are the binary code of the minutes, the least significant bits are arbitrary. Converter 4 converts the highest M + N digits of the correction code recorded in register 5, forming a packet of clock pulses at the third output, the number of which corresponds to the binary code in M senior bits of register 5, and at the second output, a packet of minutes pulses, the number of which corresponds to the binary code in the next N digits of register 5. Bursts of pulses of minutes and hours are fed to the second and third control inputs of the divider 3 and set a new value for the time code of minutes and hours. At the end of the operation of the Converter 4 to the second control input of the device logical "0".

Таким образом в устройстве-прототипе производится формирование шкалы времени и обеспечивается ее коррекция. При этом может иметь место нарушение непрерывности формирования шкалы времени, например, в случае сбоев или отказов в элементах 1-3 устройства,
Задачей заявляемого изобретения является обеспечение непрерывности формирования шкалы времени в устройство для коррекции шкалы времени при отказах отдельных блоков в канале формирования шкалы времени. Достигаемый при этом технический результат заключается в повышении надежности формирования шкалы времени.Thus, in the prototype device, a time scale is formed and its correction is provided. In this case, there may be a violation of the continuity of the formation of the time scale, for example, in case of failures or failures in elements 1-3 of the device,
The task of the invention is to ensure the continuity of the formation of the time scale in the device for correcting the time scale in case of failures of individual blocks in the channel forming the time scale. The technical result achieved in this case is to increase the reliability of the formation of the time scale.

Для решения задачи изобретения и достижения указанного технического результата в устройстве для коррекции времени, содержащее последовательно соединенные генератор, фазосдвигающий блок и делитель частоты, последовательно соединенные элемент ИЛИ, первый формирователь импульсов, счетчик и дешифратор, а также первый преобразователь кода, регистр сдвига, второй преобразователь кода, второй формирователь импульсов и два элемента И, причем выход младшего разряда регистра сдвига соединен с первым управляющим входом фазосдвигающего блока, выход которого подключен к первому входу первого преобразователя кода и к первому входу второго формирователя импульсов, выходы старших разрядов регистра сдвига подключены к информационным входам первого преобразователя кода, первый выход которого через первый элемент И соединен с вторым управляющим входом фазосдвигающего блока, первый и второй входы элемента ИЛИ соединены соответственно с первым и вторым управляющими входами устройства, причем первый управляющий вход устройства соединен также с вторым входом первого элемента И, информационный вход устройства соединен с входом второго преобразователя кода, первый выход которого подключен к второму входу счетчика, выход второго формирователя импульсов соединен с вторым входом первого преобразователя кода и через второй элемент И с первым управляющим входом делителя частоты, второй вход второго элемента И соединен с вторым управляющим входом устройства, введены третий и четвертый преобразователь кода, коммутатор входов, формирователь импульсов сброса, первый и второй формирователи сигнала запуска, первый и второй переключатели, коммутатор выходов, последовательно но включенные дополнительный генератор и дополнительный делитель частоты, а также дополнительные элемент И и элемент ИЛИ, причем второй вход второго элемента И соединен с вторым управляющим входом устройства через дополнительный элемент ИЛИ, первые и вторые выходы второго, третьего и четвертого преобразователей кода через коммутатор входов подключены к соответствующим входам регистра сдвига входы третьего и четвертого преобразователей кода подключены и первому выходу делителя частоты и к первому выходу дополнительного делителя частоты соответственно, вторые выходы которых соединены с первыми входами второго и первого формирователей сигнала запуска соответственно, третьи выходы делителя частоты и дополнительного делителя частоты подключены соответственно к первому и второму входам формирователя импульсов сброса, третий управляющий вход устройства соединен с третьим входом формирователя импульсов сброса, с первым входом первого переключателя, с первым управляющим входом коммутатора входов и с вторым дополнительного элемента ИЛИ, первый управляющий вход коммутатора выходов соединены с вторым входом первого переключателя, с четвертым входом формирователя импульсов сброса, с первым входом дополнительного элемента И и с четвертым управляющим входом устройства, первый и второй выходы формирователя импульсов сброса через первый и второй формирователи сигнала запуска подключены соответственно к третьему и четвертому входам первого переключателя, выход которого соединен с первым входом переключателя, первый управляющий вход дополнительного делителя подключен к выходу дополнительного элемента И, второй вход которого подключен к выходу второго формирователя импульсов, вторые управляющие входы делителя частоты и дополнительного делителя частоты подключены соответственно к первому и второму выходам коммутатора выходов, третьи управляющие входы делителя частоты и дополнительного делителя частоты подключены соответственно к третьему и четвертому выходам коммутатора выходов, четвертые управляющие входы делителя частоты и дополнительного делителя частоты подключены соответственно к первому и второму выходам формирователя импульсов сброса, третий выход которого подключен к третьим входам первого и второго формирователей сигнала запуска, выход дешифратора подключен к второму входу второго переключателя, третий вход которого соединен с вторым управляющим входом коммутатора и с выходом элемента ИЛИ, выход второго переключателя подключен к второму входу второго формирователя импульсов, выход дополнительного элемента ИЛИ подключен к второму управляющему входу коммутатора выходов, первый и второй информационные входы которого соединены соответственно с вторым и третьим выходами первого преобразователя кода. To solve the problem of the invention and achieve the indicated technical result in a time correction device, comprising a series-connected generator, a phase-shifting unit and a frequency divider, a series-connected OR element, a first pulse shaper, a counter and a decoder, as well as a first code converter, a shift register, a second converter code, a second pulse shaper and two AND elements, the low-order output of the shift register being connected to the first control input of the phase-shifting unit, the output of which is connected to the first input of the first code converter and to the first input of the second pulse shaper, the outputs of the upper bits of the shift register are connected to the information inputs of the first code converter, the first output of which is connected through the first AND element to the second control input of the phase-shifting unit, the first and second inputs of the element OR connected respectively to the first and second control inputs of the device, and the first control input of the device is also connected to the second input of the first element AND, in the device’s irrational input is connected to the input of the second code converter, the first output of which is connected to the second counter input, the output of the second pulse shaper is connected to the second input of the first code converter and through the second element And to the first control input of the frequency divider, the second input of the second element And is connected to the second the control input of the device, introduced the third and fourth code converter, input switch, reset pulse shaper, the first and second triggers of the trigger signal, the first and second th switches, output switch, sequentially connected additional generator and additional frequency divider, as well as additional AND element and OR element, the second input of the second AND element connected to the second control input of the device through an additional OR element, the first and second outputs of the second, third and the fourth code converters through the input switch are connected to the corresponding inputs of the shift register, the inputs of the third and fourth code converters are connected to the first output of the divider frequencies and to the first output of the additional frequency divider, respectively, the second outputs of which are connected to the first inputs of the second and first drivers of the start signal, respectively, the third outputs of the frequency divider and additional drivers of the frequency are connected respectively to the first and second inputs of the reset pulse generator, the third control input of the device is connected to the third input of the reset pulse shaper, with the first input of the first switch, with the first control input of the input switch and with the second additional OR element, the first control input of the output switch is connected to the second input of the first switch, to the fourth input of the reset pulse shaper, to the first input of the additional element And and to the fourth control input of the device, the first and second outputs of the reset pulse shaper through the first and second triggers of the trigger signal connected to the third and fourth inputs of the first switch, the output of which is connected to the first input of the switch, the first control input is additional the divider is connected to the output of the additional element And, the second input of which is connected to the output of the second pulse shaper, the second control inputs of the frequency divider and the additional frequency divider are connected respectively to the first and second outputs of the output switch, the third control inputs of the frequency divider and the additional frequency divider are connected respectively to the third and the fourth outputs of the output switch, the fourth control inputs of the frequency divider and the additional frequency divider are connected respectively respectively, to the first and second outputs of the reset pulse shaper, the third output of which is connected to the third inputs of the first and second drivers of the start signal, the decoder output is connected to the second input of the second switch, the third input of which is connected to the second control input of the switch and to the output of the OR element, the output of the second the switch is connected to the second input of the second pulse shaper, the output of the additional element OR is connected to the second control input of the switch outputs, the first and second inform whose input inputs are connected respectively to the second and third outputs of the first code converter.

Технический результат обеспечивается за счет того, что дополнительно введенные элементы и связи позволяют обеспечить непрерывность формирования шкалы времени за счет введения дополнительного канала формирования шкалы, работающего одновременно с основным корректируемого по сигналам основного канала и обеспечивающего формирование шкалы времени и выдачу ее потребителям при отказах основного канала на время устранения отказа. При этом коррекция (восстановление) шкалы времени основного канала может производится автономно без внешних сигналов привязи только по сигналам дополнительного канала. The technical result is ensured due to the fact that the additionally introduced elements and connections make it possible to ensure the continuity of the formation of the time scale by introducing an additional channel for forming the scale, working simultaneously with the main channel being corrected by the signals of the main channel and providing the formation of the time scale and issuing it to consumers when the main channel fails on time to eliminate the failure. In this case, the correction (restoration) of the time scale of the main channel can be performed autonomously without external reference signals only according to the signals of the additional channel.

Сущность изобретения и возможность его осуществления поясняется следующими чертежами, представляющими пример практической реализации устройства:
фиг. 1 функциональная схема предлагаемого устройства;
фиг. 2 функциональная схема делителя частоты и дополнительного делителя;
фиг. 3 функциональная схема коммутатора входов;
фиг. 4 функциональная схема формирователя импульсов сброса;
фиг. 5 функциональная схема формирователя сигнала запуска;
фиг. 6 функциональная схема первого переключателя;
фиг. 7 функциональная схема второго переключателя;
фиг. 8 функциональная схема коммутатора выходов.The invention and the possibility of its implementation is illustrated by the following drawings, representing an example of a practical implementation of the device:
FIG. 1 functional diagram of the proposed device;
FIG. 2 functional diagram of a frequency divider and an additional divider;
FIG. 3 functional diagram of the switch inputs;
FIG. 4 functional diagram of the reset pulse generator;
FIG. 5 is a functional diagram of the driver signal trigger;
FIG. 6 is a functional diagram of a first switch;
FIG. 7 is a functional diagram of a second switch;
FIG. 8 functional diagram of the switch outputs.

На фиг. 9 представлена функциональная схема устройства-прототипа. In FIG. 9 shows a functional diagram of a prototype device.

Предлагаемое устройство для коррекции шкалы времени содержит последовательно включенные генератор 1, фазосдвигающий блок 2 и делитель 3 частоты, а также первый преобразователь 4 кода, регистр 5 сдвига, последовательно соединенные элемент ИЛИ 6, первый формирователь 7 импульсов, счетчик 8 и дешифратор 9, второй преобразователь 10 кода, второй формирователь 11 импульсов, первый элемент И 12, третий и четвертый преобразователь 13, 14 кода, коммутатор 15 входов, формирователь 16 импульсов сброса, первый и второй формирователи 17, 18 сигнала запуска, первый и второй переключатели 19, 20, коммутатор 21 выходов, дополнительный генератор 22, дополнительный делитель 23 частоты, дополнительный элемент ИЛИ 24, второй элемент И 25 и дополнительный элемент И 26. Выход младшего разряда регистра 5 подключен к первому управляющему входу блока 2, выход которого соединен с первым входом преобразователя 4 и с первым входом формирователя 11. Выходы старших разрядов регистра 5 подключены к информационным входам преобразователя 4, выход которого через элемент И 12 подключен к второму управляющему входу блока 2. Первый вход элемента ИЛИ 6 соединен с вторым входом элемента И 12 и с первым управляющим входом устройства. Информационный вход устройства соединен с входом преобразователя 10, первый выход которого соединен с вторым входом счетчика 8. Второй вход элемента ИЛИ 6 соединен с вторым управляющим входом устройства и с первым входом элемента ИЛИ 24. Первый выход делителя 3 подключен к входу преобразователя 13. Первый выход делителя 23 подключен к входу преобразователя 14. Первый и второй входы коммутатора 15 подключены соответственно к первому и второму выходам преобразователя 10, третий и четвертый входы соответственно к первому и второму выходам преобразователя 13, а пятый и шестой входы соответственно к первому и второму выходам преобразователя 14. Первый и второй выходы коммутатора 15 подключены к соответствующим входам регистра 5. Второй выход делителя 3 подключен к первому входу формирователя 18. Второй выход делителя 23 подключен к первому входу формирователя 17. Третий выход делителя 3 и третий выход делителя 23 подключены соответственно к первому и второму входам формирователя 16, первый выход которого подключен к второму входу формирователя 17. Второй выход формирователя 16 подключен к второму входу формирователя 18. Третий выход формирователя 16а соединен с третьими входами формирователей 17, 18. Третий управляющий вход устройства соединен с вторым входом элемента ИЛИ 24, с первым управляющим входом коммутатора 15, с третьим входом формирователя 16 и с первым входом переключателя 19, второй вход которого соединен с первым управляющим входом коммутатора 21, с первым входом элемента И 26, с четвертым входом формирователя 16 и с четвертым управляющим входом устройства. Выходы формирователей 17, 18 подключены соответственно к третьему и четвертому входам переключателя 19, выход которого подключен к первому входу переключателя 20. Второй вход переключателя 20 соединен с выходом дешифратора 9. Выход элемента ИЛИ 6 соединен с вторым управляющим входом коммутатора 15 и с третьим входом переключателя 20. Второй и третий выходы преобразователя 4 соединены соответственно с первым и вторым информационными входами коммутатора 21. Выход переключателя 20 соединен с вторым входом формирователя 11, выход которого соединен с вторым входом преобразователя 4, с вторым входом элемента И 26 и с первым входом элемента И 25. Выход элемента ИЛИ 24 соединен с вторым входом элемента И 25 и с вторым входом коммутатора 21. Выходы элементов И 25, 26 подключены к первым управляющим входам делителей 3, 23 соответственно. Первый и второй выходы коммутатора 21 подключены к вторым управляющим входам делителей 3, 23 соответственно. Третий и четвертый выходы коммутатора 21 подключены к третьим управляющим входам делителей 3, 23 соответственно. Выход генератора 22 подключен к входу делителя 23. Первый и второй выходы формирователя 16 подключены к четвертым управляющим входам делителей 3, 23 соответственно. The proposed device for correcting the time scale includes a series-connected generator 1, phase shifting unit 2 and a frequency divider 3, as well as a first code converter 4, a shift register 5, a connected OR element 6, a first pulse shaper 7, a counter 8 and a decoder 9, and a second converter 10 code, the second driver 11 pulses, the first element And 12, the third and fourth Converter 13, 14 code, the switch 15 inputs, the driver 16 pulses of the reset, the first and second drivers 17, 18 of the trigger signal, the first the second switches 19, 20, the switch 21 outputs, an additional generator 22, an additional frequency divider 23, an additional element OR 24, a second element AND 25 and an additional element And 26. The low-order output of register 5 is connected to the first control input of block 2, the output of which is connected with the first input of the converter 4 and with the first input of the shaper 11. The outputs of the upper bits of the register 5 are connected to the information inputs of the converter 4, the output of which through the And 12 element is connected to the second control input of the block 2. The first input OR gate 6 is connected to the second input of AND gate 12 and to a first control input device. The information input of the device is connected to the input of the converter 10, the first output of which is connected to the second input of the counter 8. The second input of the OR element 6 is connected to the second control input of the device and to the first input of the OR element 24. The first output of the divider 3 is connected to the input of the converter 13. First output the divider 23 is connected to the input of the Converter 14. The first and second inputs of the switch 15 are connected respectively to the first and second outputs of the Converter 10, the third and fourth inputs, respectively, to the first and second outputs of the Converter 13, and the fifth and sixth inputs respectively to the first and second outputs of the converter 14. The first and second outputs of the switch 15 are connected to the corresponding inputs of the register 5. The second output of the divider 3 is connected to the first input of the shaper 18. The second output of the divider 23 is connected to the first input of the shaper 17. The third output of the divider 3 and the third output of the divider 23 are connected respectively to the first and second inputs of the driver 16, the first output of which is connected to the second input of the driver 17. The second output of the driver 16 is connected to the second the input of the shaper 18. The third output of the shaper 16a is connected to the third inputs of the shapers 17, 18. The third control input of the device is connected to the second input of the OR element 24, with the first control input of the switch 15, with the third input of the shaper 16 and with the first input of the switch 19, the second the input of which is connected to the first control input of the switch 21, with the first input of the AND element 26, with the fourth input of the driver 16 and with the fourth control input of the device. The outputs of the shapers 17, 18 are connected respectively to the third and fourth inputs of the switch 19, the output of which is connected to the first input of the switch 20. The second input of the switch 20 is connected to the output of the decoder 9. The output of the OR element 6 is connected to the second control input of the switch 15 and to the third input of the switch 20. The second and third outputs of the converter 4 are connected respectively to the first and second information inputs of the switch 21. The output of the switch 20 is connected to the second input of the shaper 11, the output of which is connected to the second input of the converter 4, with the second input of the And 26 element and with the first input of the And 25 element. The output of the OR element 24 is connected to the second input of the And 25 element and with the second input of the switch 21. The outputs of the And 25, 26 elements are connected to the first control inputs of the dividers 3 , 23, respectively. The first and second outputs of the switch 21 are connected to the second control inputs of the dividers 3, 23, respectively. The third and fourth outputs of the switch 21 are connected to the third control inputs of the dividers 3, 23, respectively. The output of the generator 22 is connected to the input of the divider 23. The first and second outputs of the shaper 16 are connected to the fourth control inputs of the dividers 3, 23, respectively.

Делители 3, 23 частоты (см. фиг. 2) содержит последовательно соединенные делитель 27 частоты, счетчик 28 секунд, элемент ИЛИ 29, счетчик 30 минут, элемент ИЛИ 31 и счетчик 32 часов, а также инвертор 33, регистр 34 сдвига, триггер 35, элементы И 36-39, счетчик 40, дешифратор 41а и инвертор 42. Входы сброса счетчиков 30, 32 соединены с первым управляющим входом делителей 3, 23, второй и третий управляющие входы которых соединены с вторыми входами элементов ИЛИ 29, 31 соответственно. Входы сброса делителя 27 и счетчика 28 соединены с четвертым управляющим входом делителей 3, 23. Выходы разрядов счетчиков 28, 30, 32 подключены к входам параллельной записи регистра 34, выход старшего разряда которого соединен с первым входом элемента И 38 и через инвертор 42 с первым входом элемента И 39. Выход делителя 27 через инвертор 33 подключен к первому входу регистра 34 и к входу С триггера 35, выход которого соединен с первым входом элемента И 36 и с вторыми входами элементов И 38, 39. Дополнительный выход делителя 27 подключен к второму входу элемента И 36, выход которого соединен с вторым входом регистра 34, с первым входом элемента И 37, с третьими входами элементов И 38, 39 и с первым входом счетчика 40. Выход делителя 27 подключен также к второму входу счетчика 40, выходы разрядов которого подключены к входам дешифратора 41. Первый выход дешифратора 41 соединен с вторым входом элемента И 37, а второй выход подключен к входу R триггера 35. Вход D триггера 35 подключен к шине сигнала логической "I". Выходы элементов И 38, 39 соединены с первыми (двухпроводным) выходом делителей 3, 23, второй и третий выходы которых соединены с выходом элемента И 37 и с выходом счетчика 28 соответственно. Вход делителя 27 соединен с входом делителей 3, 23. Frequency dividers 3, 23 (see Fig. 2) contains a series-connected frequency divider 27, counter 28 seconds, element OR 29, counter 30 minutes, element OR 31 and counter 32 hours, as well as inverter 33, shift register 34, trigger 35 , elements And 36-39, counter 40, decoder 41a and inverter 42. The reset inputs of the counters 30, 32 are connected to the first control input of the dividers 3, 23, the second and third control inputs of which are connected to the second inputs of the OR elements 29, 31, respectively. The reset inputs of the divider 27 and the counter 28 are connected to the fourth control input of the dividers 3, 23. The outputs of the bits of the counters 28, 30, 32 are connected to the inputs of the parallel recording of the register 34, the output of the highest bit of which is connected to the first input of the And 38 element and through the inverter 42 to the first the input of the element And 39. The output of the divider 27 through the inverter 33 is connected to the first input of the register 34 and to the input C of the trigger 35, the output of which is connected to the first input of the element And 36 and to the second inputs of the elements And 38, 39. The additional output of the divider 27 is connected to the second input element And 36, the output of which is connected to the second input of the register 34, with the first input of the And 37 element, with the third inputs of the And 38, 39 elements and with the first input of the counter 40. The output of the divider 27 is also connected to the second input of the counter 40, the discharge outputs of which are connected to the inputs of the decoder 41. The first output of the decoder 41 is connected to the second input of the element And 37, and the second output is connected to the input R of the trigger 35. The input D of the trigger 35 is connected to the signal bus logical "I". The outputs of the elements And 38, 39 are connected to the first (two-wire) output of the dividers 3, 23, the second and third outputs of which are connected to the output of the element And 37 and the output of the counter 28, respectively. The input of the divider 27 is connected to the input of the dividers 3, 23.

Коммутатор 15 входов (см. фиг. 3) содержит два инвертора 43, 44 и четыре элемента 2-2И-ИЛИ 45-48, каждый из которых имеет первый, второй, третий и четвертый входы, причем первый и третий, второй и четвертый входы являются входами соответствующих элементов 2И. Выходы элементов 45, 46 соединены с первыми входами элементов 47, 48 соответственно. Выходы элементов 47, 48 соединены соответственно с первым и вторым выходами коммутатора 15. Вторые входы элементов 47, 48 соединены соответственно с первым и вторым входами коммутатора 15, третий и четвертый входы которого соединены с первыми входами элементов 45, 46. Пятый и шестой входы коммутатора 15 подключены к вторым входам элементов 45, 46 соответственно, третьи входы которых подключены к выходу инвертора 43. Выход инвертора 44 подключен к третьим входам элементов 47, 48. Четвертые входы элементов 45, 46 и вход инвертора 43 подключены к первому управляющему входу коммутатора 15, второй управляющий вход которого соединен с входом инвертора 44 и с четвертыми входами элементов 47, 48. The switch 15 inputs (see Fig. 3) contains two inverters 43, 44 and four elements 2-2I-OR 45-48, each of which has first, second, third and fourth inputs, the first and third, second and fourth inputs are the inputs of the corresponding elements 2I. The outputs of the elements 45, 46 are connected to the first inputs of the elements 47, 48, respectively. The outputs of the elements 47, 48 are connected respectively to the first and second outputs of the switch 15. The second inputs of the elements 47, 48 are connected respectively to the first and second inputs of the switch 15, the third and fourth inputs of which are connected to the first inputs of the elements 45, 46. The fifth and sixth inputs of the switch 15 are connected to the second inputs of the elements 45, 46, respectively, the third inputs of which are connected to the output of the inverter 43. The output of the inverter 44 is connected to the third inputs of the elements 47, 48. The fourth inputs of the elements 45, 46 and the input of the inverter 43 are connected to the first control Valid present switch 15, a second control input coupled to the input of inverter 44 and a fourth inputs of elements 47, 48.

Формирователь 16 импульсов сброса (см. фиг. 4) содержит инвертор 49, элемент 2-2И-ИЛИ-НЕ 50, инвертор 51, элемент ИЛИ-НЕ 52, триггер 53, элемент ИЛИ-НЕ 54 и элементы И 55-57. Первый и второй входы формирователя 16 соединены соответственно с первым и вторым входами элемента 50, выход которого подключен к первому входу элемента ИЛИ-НЕ 54 и к входу С триггера 53, а также через инвертор 51 к первому входу элемента И 55. Третий вход формирователя 16 соединен с первыми входами элементов ИЛИ-НЕ 52 и И 56. Четвертый вход формирователя 16 соединен с вторым входом элемента ИЛИ-НЕ 52, с первым входом элемента И 57, с третьим входом элемента 50, а также через инвертор 49 с четвертым входом элемента 50. Выход элемента ИЛИ-НЕ 52 подключен к входу триггера 53, выход которого соединен с вторыми входами элементов ИЛИ-НЕ 54 и И 55. Выход элемента ИЛИ-НЕ 54 подключен к вторым входам элементов И 55, 57. Выходы элементов И 56, 57 и 55 соединены соответственно с первым, вторым и третьим выходами формирователя 16. Вход триггера 53 подключен к шине сигнала логической "I". The reset pulse generator 16 (see Fig. 4) contains an inverter 49, element 2-2I-OR-NOT 50, inverter 51, element OR-NOT 52, trigger 53, element OR NOT 54 and elements AND 55-57. The first and second inputs of the shaper 16 are connected respectively to the first and second inputs of the element 50, the output of which is connected to the first input of the element OR NOT 54 and to the input C of the trigger 53, and also through the inverter 51 to the first input of the element And 55. The third input of the shaper 16 connected to the first inputs of the OR-NOT 52 and AND 56 elements. The fourth input of the driver 16 is connected to the second input of the OR-NOT 52 element, with the first input of the And 57 element, with the third input of the element 50, and also through the inverter 49 with the fourth input of the element 50 . The output of the element OR NOT 52 is connected to the input t rigger 53, the output of which is connected to the second inputs of the elements OR-NOT 54 and AND 55. The output of the element OR-NOT 54 is connected to the second inputs of the elements AND 55, 57. The outputs of the elements AND 56, 57 and 55 are connected respectively to the first, second and third the outputs of the shaper 16. The input of the trigger 53 is connected to the logical signal bus "I".

Формирователя 17, 18 сигнала запуска (см. фиг 5) содержит триггеры 58, 59 и элемент И-НЕ 60. Первый, второй и третий входы формирователей 17, 18 соединены соответственно с первым входом элемента И-НЕ 60, с входом С триггера 58 и с входами 12 триггера 58, 59. Выход триггера 58 подключен к второму входу элемента И-НЕ 60, выход которого соединен с входом С триггера 59. Выход формирователей 17, 18 соединен с выходом триггера 59, вход D которого подключен к шине сигнала логической "1". Shaper 17, 18 of the trigger signal (see Fig. 5) contains triggers 58, 59 and an AND-NOT 60 element. The first, second and third inputs of the former 17, 18 are connected respectively to the first input of the AND-NOT 60 element, with input C of trigger 58 and with inputs 12 of the trigger 58, 59. The output of the trigger 58 is connected to the second input of the AND-NOT 60 element, the output of which is connected to the input C of the trigger 59. The output of the drivers 17, 18 is connected to the output of the trigger 59, the input D of which is connected to the logical signal bus "1".

Переключатель 19 (см. фиг. 6) содержит элемент 2-2И-ИЛИ 61, который имеет первый, второй, третий и четвертый входы, причем первый и третий, второй и четвертый входы являются входами соответствующих элементов 2И. Входы переключателя 19 соединены с соответствующими входами элемента 61, выход которого соединен с выходом переключателя 19. The switch 19 (see Fig. 6) contains an element 2-2I-OR 61, which has first, second, third and fourth inputs, the first and third, second and fourth inputs being inputs of the corresponding elements 2I. The inputs of the switch 19 are connected to the corresponding inputs of the element 61, the output of which is connected to the output of the switch 19.

Переключатель 20 (см. фиг. 7) содержит инвертор 52 и элемент 2-2И-ИЛИ 63, который имеет первый, второй, третий и четвертый входы, причем первый и третий, второй и четвертый входы являются входами соответствующих элементов 2И. Первый вход переключателя 20 соединен с вторым входом элемента 63, первый вход которого подключен к второму входу переключателя 20. Третий вход переключателя 20 соединен с третьим входом элемента 63 и через инвертор 62 с его четвертым входом. Выход элемента 63 соединен с выходом переключателя 20. The switch 20 (see Fig. 7) contains an inverter 52 and a 2-2I-OR 63 element, which has first, second, third and fourth inputs, the first and third, second and fourth inputs being inputs of the corresponding elements 2I. The first input of the switch 20 is connected to the second input of the element 63, the first input of which is connected to the second input of the switch 20. The third input of the switch 20 is connected to the third input of the element 63 and through the inverter 62 with its fourth input. The output of the element 63 is connected to the output of the switch 20.

Коммутатор 21 (см. фиг. 8) содержит четыре элемента И 64-67. Первые входы элементов И 64, 65 соединены с первым управляющим входом коммутатора 21, второй управляющий вход которого подключен к первым входам элементов И 66, 67. Вторые входы элементов И 64, 66 соединены с первым информационным входом коммутатора 21, второй информационный вход которого подключен к вторым входам элементов И 65, 67. Выходы элементов И 66, 67, 65 соединены соответственно с первым, вторым, третьим и четвертым выходами коммутатора 21. The switch 21 (see Fig. 8) contains four elements And 64-67. The first inputs of the elements And 64, 65 are connected to the first control input of the switch 21, the second control input of which is connected to the first inputs of the elements And 66, 67. The second inputs of the elements And 64, 66 are connected to the first information input of the switch 21, the second information input of which is connected to the second inputs of the elements And 65, 67. The outputs of the elements And 66, 67, 65 are connected respectively with the first, second, third and fourth outputs of the switch 21.

Преобразователь 4 кода известен из описания изобретения (5). При этом первым входом преобразователя 4 устройства является вход синхронизации указанного блока, вторым входом вход запуска, информационными входами - информационные входы, первым входом первый выход, вторым выходом третий выход, третьим выходом четвертый выход. Управляющий вход указанного блока подключен к шине сигнала логической "1", а второй выход не используется. Code converter 4 is known from the description of the invention (5). In this case, the first input of the converter 4 of the device is the synchronization input of the indicated block, the second input is the start input, the information inputs are information inputs, the first input is the first output, the second output is the third output, and the third output is the fourth output. The control input of the indicated unit is connected to the logical 1 signal bus, and the second output is not used.

В качестве дешифратора 9 и дешифратора 41 из состава делителей 3, 23 может быть использована микросхема 533ИД3. As a decoder 9 and a decoder 41 from the composition of dividers 3, 23, a microcircuit 533ID3 can be used.

Счетчик 8, а также делитель 27 частоты и счетчики 28, 20, 32, 40 из состава делителей 3, 23 частоты могут быть построены с использованием микросхем 533ИЕ6, 533ИЕ7, 533ИЕ9, 533ИЕ10. Counter 8, as well as a frequency divider 27 and counters 28, 20, 32, 40 from the composition of frequency dividers 3, 23, can be built using 533IE6, 533IE7, 533IE9, 533IE10 microcircuits.

Преобразователя 10, 13, 14 кода осуществляют функцию преобразования последовательно импульсного кода, передаваемого в виде кода "нулей" и кода "единиц", в прямой последовательный код и тактовые импульсы синхронизации. Code converter 10, 13, 14 perform the function of converting a pulse code sequentially transmitted in the form of a “zeros” code and a “units” code into a direct serial code and synchronization clock pulses.

Формирователь 7 импульсов осуществляет функцию формирования одиночного импульса при появлении на его входе сигнала логической "1". Формирователь 11 импульсов осуществляет функцию выделения второго после подачи сигнала логической "I" на второй вход импульса из последовательности тактовых импульсов, подаваемых на его первый вход. Формирователи, осуществляющие такие функции, известны из описания изобретения (2). При этом выходом формирователи 11 устройства является выход блока 21 известного устройства, первым входом - вход С триггера 20 известного устройства, вторым входом вход R триггера 20 известного устройства. Выходом формирования 7 заявляемого устройства является выход блока 21 известного устройства, входом вход R триггера 20 известного устройства, а на вход С триггера 20 известного устройства подаются тактовые импульсы. В качестве тактовых импульсов могут быть использованы импульсы, например, с выхода фазосдвигающего блока 2 (на фиг. 1 эта связь не показана как несущественная). The pulse shaper 7 performs the function of generating a single pulse when a logical “1” signal appears at its input. The pulse shaper 11 performs the function of extracting the second pulse after the logical “I” signal is supplied to the second pulse input from the sequence of clock pulses supplied to its first input. Shapers that perform such functions are known from the description of the invention (2). At the same time, the output of the device shapers 11 is the output of the block 21 of the known device, the first input is the input C of the trigger 20 of the known device, the second input is the input R of the trigger 20 of the known device. The output of the formation 7 of the claimed device is the output of the block 21 of the known device, the input is the input R of the trigger 20 of the known device, and clock pulses are fed to the input C of the trigger 20 of the known device. As clock pulses, pulses can be used, for example, from the output of the phase-shifting unit 2 (in Fig. 1 this connection is not shown as insignificant).

Регистр 5, а также регистр 34 из состава делителей 3, 23 частоты могут быть построены с использованием микросхемы 133ИР1. Register 5, as well as register 34 of the composition of frequency dividers 3, 23, can be built using the chip 133IR1.

В качестве триггера 35 (в блоках 3, 23), 53 (в блоке 16), 58 и 59 (в блоках 17, 18) может быть использован D-триггер 564ТМ2. As a trigger 35 (in blocks 3, 23), 53 (in block 16), 58 and 59 (in blocks 17, 18), a D-trigger 564TM2 can be used.

Предлагаемое устройство для коррекции шкалы времени работает следующим образом. The proposed device for correcting the time scale works as follows.

Устройство содержит два канала формирования шкалы времени: основной канал, включающий в себя генератор 1, фазосдвигаюищй блок 2 и делитель 3 частоты, и дополнительный канал, включающий в себя генератор 22 и делитель 23 частоты. Оба канала работают одновременно, что обеспечивает непрерывность формирования шкалы времени в случае неисправности одного из каналов. The device contains two channels for forming a time scale: the main channel, which includes a generator 1, a phase-shifting unit 2 and a frequency divider 3, and an additional channel, which includes a generator 22 and a frequency divider 23. Both channels operate simultaneously, which ensures the continuity of the formation of the time scale in the event of a malfunction of one of the channels.

Импульсы с выхода генератора 1 поступают на вход фазосдвигающего блока 2, который представляет собой делитель частоты с переменным коэффициентом деления. В исходном состоянии коэффициент деления блока 2 равен K, что определяется наличием на втором управляющем входе сигнала логического "О" независимо от уровня сигнала на первом управляющем входе. Импульсы с выхода блока 2 поступают на вход делителя 3. The pulses from the output of the generator 1 are fed to the input of the phase-shifting unit 2, which is a frequency divider with a variable division coefficient. In the initial state, the division coefficient of block 2 is K, which is determined by the presence of a logical “O” signal at the second control input, regardless of the signal level at the first control input. The pulses from the output of block 2 are fed to the input of the divider 3.

Импульсы с выхода генератора 22 поступают на вход делителя 23. Генераторы 1 и 22 могут быть выполнены идентично и работают независимо без взаимной синхронизации. The pulses from the output of the generator 22 are fed to the input of the divider 23. Generators 1 and 22 can be performed identically and operate independently without mutual synchronization.

Делители 3, 23 частоты работают следующим образом. Frequency dividers 3, 23 work as follows.

Делитель 27 частоты (см. фиг. 2) производит деление частоты входного сигнала делителей 3, 23 до 1 Гц, а формируя на своих выходах импульсные сигналы шкалы времени ("сетка" частот) от частоты входного сигнала до 1 Гц. При этом в делителе 23 коэффициент деления делителя 27 в K раз больше, чем в делителе 3 (K исходный коэффициент деления фазосдвигающего блока 2). Потребители используют необходимые для их работы сигналы, снимая их с соответствующих выходов делителя 27. Импульсы с частотой 1 Гц с выхода делителя 27 поступают на вход счетчика 28 секунд, который производит счет секунд, формируя на выходах разрядов параллельный код времени секунд. На выходе счетчика 28 формируются импульсы с частотой 1/60 Гц (минутные импульсы), которые поступают на третий выход делителей 3, 23, а также через элемент ИЛИ 29 на последовательно включенные через элемент ИЛИ 31 счетчик 30 минут и счетчик 32 часов. На выходах разрядов счетчиков 30 и 32 формируется параллельный код времени минут и часов. Входы сброса делителя 27 и счетчика 28 соединены с четвертым управляющим входом делителей 3, 23 и используются для начальной установки фазы импульсных сигналов "сетки" частот и кода времени секунд путем сброса в момент времени, соответствующий минутному импульсу эталонной шкалы времени. Входы сброса счетчиков 30 и 32 соединены с первым управляющим входом делителей 3, 23, а вторые входы элементов ИЛИ 29, 31 подключены соответственно к второму и третьему управляющим входам делителей 3, 23, что обеспечивает возможность коррекции кода времени минут и часов путем сброса счетчиков 30, 32 и последующего ввода в них пачек импульсов минут и часов через элементы ИЛИ 29, 31. A frequency divider 27 (see Fig. 2) divides the frequency of the input signal of the dividers 3, 23 to 1 Hz, and generates pulsed signals of the time scale (“grid” of frequencies) at its outputs from the frequency of the input signal to 1 Hz. Moreover, in the divider 23, the division coefficient of the divider 27 is K times greater than in the divider 3 (K is the initial division coefficient of the phase-shifting unit 2). Consumers use the signals necessary for their operation, removing them from the corresponding outputs of the divider 27. Pulses with a frequency of 1 Hz from the output of the divider 27 are fed to the input of the counter 28 seconds, which counts the seconds, forming a parallel time code of seconds on the outputs of the discharges. At the output of the counter 28, pulses with a frequency of 1/60 Hz (minute pulses) are generated, which are transmitted to the third output of the dividers 3, 23, and also through the OR 29 element to the 30 minute counter and 32 hour counter connected in series through the OR 31 element. At the outputs of the bits of the counters 30 and 32, a parallel time code of minutes and hours is generated. The reset inputs of the divider 27 and counter 28 are connected to the fourth control input of the dividers 3, 23 and are used to initially set the phase of the pulse signals of the “grid” of frequencies and the time code of seconds by resetting at a time corresponding to the minute pulse of the reference time scale. The reset inputs of the counters 30 and 32 are connected to the first control input of the dividers 3, 23, and the second inputs of the OR elements 29, 31 are connected respectively to the second and third control inputs of the dividers 3, 23, which makes it possible to correct the time code of the minutes and hours by resetting the counters 30 , 32 and the subsequent input into them of bursts of pulses of minutes and hours through the elements OR 29, 31.

Выдача кода времени потребителям производится следующим образом. Параллельный код времени с выходов разрядов счетчиков 28, 30, 32 подается на входы параллельной записи регистра 34 сдвига. Запись кода времени в регистр 34 происходит каждую секунду по срезу импульса 1 Гц, поступающего на первый вход регистра 34 с выхода делителя 27 через инвертор 33. Одновременно по фронту импульса 1 Гц сбрасывается счетчик 40. На выходах дешифратора 41 появляется сигнал логического "0", при этом снимается сигнал сброса со входа R триггера 35 и запрещается прохождение сигналов через элемент И 37. По срезу импульса 1 Гц в триггер 35 записывается логическая "1", которая разрешает прохождение сигналов через элементы И 36, 38, 39. Импульсы с дополнительного выхода делителя 27 (например, с частотой 1 КГц) через элемент И 36 поступают на второй вход (вход сдвига) регистра 34 и на третьи входы элементов И 38, 39, на первые входы которых поступают соответственно прямой и инверсный (через инвертор 42) сигналы с выхода старшего разряда регистра 34. Эти сигналы стробируются импульсами с выхода элемента И 36. Под воздействием импульсов на входе сдвига в регистре 34 происходит сдвиг записанной информации. При этом наличие единицы в старшем разряде регистра 34 соответствует наличие импульса на выходе элемента И 38 и отсутствие импульса на выходе элемента И 39, а наличию нуля в старшем разряде регистра 34 соответствует наличие импульса на выходе элемента И 39 и отсутствие импульса на выходе элемента И 38. Таким образом на выходах элементов И 38, 39 формируется последовательный импульсный код времени в виде кода "единиц" и кода "нулей". Этот код времени по двум линиям связи подается на первый выход делителей 3, 23. Issuing a time code to consumers is as follows. A parallel time code from the outputs of the bits of the counters 28, 30, 32 is supplied to the inputs of the parallel recording of the shift register 34. The time code is written to the register 34 every second by cutting a 1 Hz pulse supplied to the first input of the register 34 from the output of the divider 27 through the inverter 33. At the same time, a counter 40 is reset along the edge of the 1 Hz pulse. A logical "0" signal appears on the outputs of the decoder 41, in this case, the reset signal is removed from the input R of the trigger 35 and the signals are not allowed to pass through the I 37 element. By a 1 Hz pulse cut, the logical “1” is written into the trigger 35, which allows the signals to pass through the I 36, 38, 39 elements. Pulses from the additional output d Resident 27 (for example, with a frequency of 1 KHz) through the element And 36 are fed to the second input (shift input) of the register 34 and to the third inputs of the elements And 38, 39, the first inputs of which respectively receive direct and inverse (through inverter 42) signals the output of the high-order bit of the register 34. These signals are gated by pulses from the output of the AND element 36. Under the influence of pulses at the shift input, the recorded information is shifted in the register 34. Moreover, the presence of a unit in the high order of the register 34 corresponds to the presence of a pulse at the output of the And 38 element and the absence of a pulse at the output of the And 39 element, and the presence of zero in the high order of the register 34 corresponds to the presence of a pulse at the output of And 39 and the absence of a pulse at the output of And 38 Thus, at the outputs of the elements AND 38, 39 a sequential pulse time code is generated in the form of a code of "units" and a code of "zeros". This time code on two communication lines is fed to the first output of dividers 3, 23.

По мере сдвига кода в регистре 34 счетчик 40 производит счет импульсов сдвига, т.е. число выданных разрядов кода времени. При выдаче числа разрядов на единицу меньше полной разрядности кода времени на первом выходе дешифратора 41 появляется логическая "1",а которая разрешает прохождение сигналов через элемент И 37. Следующий импульс сдвига с выхода элемента И 36 проходит через элемент И 37 на второй выход делителей 3, 23. Этот импульс соответствует моменту выдачи последнего разряда кода времени и несет информацию о конце выдачи кода времени (импульс "конец кода"). По срезу этого импульса в счетчике 40 оказывается записанным код, соответствующий полной разрядности кода времени, и на втором выходе дешифратора 41 появляется логическая "1", а на его первом выходе логический "0". Сигнал логической "1" с второго выхода дешифратора 41 поступает на вход R триггера 35а и сбрасывает его. Логический "0" с выхода триггера 35 запрещает прохождение сигналов через элементы И 36, 38, 39. На этом формирование и выдача последовательного импульсного кода времени заканчивается. As the code is shifted in register 34, the counter 40 counts the shift pulses, i.e. the number of bits of the time code issued. When issuing the number of bits one less than the full length of the time code, a logical “1” appears on the first output of the decoder 41, which allows signals to pass through the And 37 element. The next shift pulse from the output of the And 36 element passes through the And 37 element to the second output of the dividers 3 , 23. This pulse corresponds to the moment of issuing the last bit of the time code and carries information about the end of issuing the time code (pulse "end of code"). By cutting this pulse in the counter 40, a code corresponding to the full length of the time code appears to be written, and a logical “1” appears at the second output of the decoder 41, and a logical “0” appears at its first output. The logical signal "1" from the second output of the decoder 41 is fed to the input R of the trigger 35A and resets it. Logical "0" from the output of trigger 35 prohibits the passage of signals through the elements And 36, 38, 39. This completes the formation and issuance of a sequential pulse time code.

Таким образом делители 3, 23 производят формировать шкалы времени, представляющей собой совокупность импульсных сигналов "сетки" частот и кода времени. Thus, the dividers 3, 23 produce to form a time scale, which is a set of pulse signals of the "grid" of frequencies and time code.

Коррекция шкалы времени основного канала формирования шкалы-времени производится следующим образом. Correction of the time scale of the main channel of the formation of the time scale is as follows.

Для коррекции фазы импульсных сигналов "сетки" частот на первый управляющий вход устройства подается команда в виде сигнала логической "1". Команда поступает на второй вход элемента И 12, разрешая прохождение через него сигналов. Кроме того команда через элемент ИЛИ 6 поступает на второй управляющий вход коммутатора 15 и на третий вход переключателя 20. To correct the phase of the pulse signals of the “grid” of frequencies, a command is sent to the first control input of the device in the form of a logical signal “1”. The command arrives at the second input of AND 12, allowing signals to pass through it. In addition, the command through the element OR 6 enters the second control input of the switch 15 and the third input of the switch 20.

В коммутатор 15 команда поступает на вход инвертора 44 и на четвертый вход элементов 47, 48 (см. фиг. 3). При этом разрешается прохождение сигналов с второго входа элемента 47 на первый выход коммутатора 15 и с второго входа элемента 48 на второй выход коммутатора 15. Т.е. в этом случае коммутатор 15 производит соединение выходов преобразователя 10 с входами регистра 5. The command 15 enters the switch 15 at the input of the inverter 44 and at the fourth input of the elements 47, 48 (see Fig. 3). This allows the passage of signals from the second input of element 47 to the first output of the switch 15 and from the second input of element 48 to the second output of the switch 15. That is in this case, the switch 15 connects the outputs of the Converter 10 with the inputs of the register 5.

В переключателе 20 (см. фиг. 7) команда поступает на третий вход элемента 63 и через инвертор 62 на его четвертый вход. При этом переключатель 20 пропускает на выход сигнал, поступающий на его второй вход с выхода дешифратора 9. In the switch 20 (see Fig. 7), the command is supplied to the third input of the element 63 and through the inverter 62 to its fourth input. In this case, the switch 20 passes to the output a signal supplied to its second input from the output of the decoder 9.

На первом и втором управляющих входах коммутатора 21 присутствует сигнал логического "0". При этом в коммутаторе 21 (см. фиг. 8) на вторых входах элементом И 64-67 также присутствует сигнал логического "О", запрещая прохождение сигналов на выходы коммутатора 21. At the first and second control inputs of the switch 21 there is a logic signal "0". At the same time, in the switch 21 (see Fig. 8) at the second inputs by the And 64-67 element there is also a logical “O” signal, prohibiting the passage of signals to the outputs of the switch 21.

Команда через элемент ИЛИ 6 поступает на вход формирователя 7, который формирует одиночный импульс, сбрасывающий счетчик 8. На выходе дешифратора 9 появляется сигнал логического "0". The command through the element OR 6 is fed to the input of the shaper 7, which generates a single pulse, resetting the counter 8. At the output of the decoder 9 appears a logical signal "0".

На информационный вход устройства, т.е. на вход преобразователя 10, подается код коррекции. Код поступает по двум линиям связи в виде кода "единиц" и кода "нулей" (аналогично формируемому делителями 3, 23 последовательному импульсному коду времени на первом выходе), причем в младшем разряде кода содержится информация о знаке, а в старших разрядах о величине сдвига шкалы времени. Преобразователь 10 формирует на втором выходе из импульсов кода "нулей" и кода "единиц" последовательный прямой код коррекции, а на первом выходе тактовые импульсы записи, причем длительность импульсов прямого кода расширена до периода повторения тактовых импульсов, а тактовые импульсы задержаны относительно импульсов прямого кода, что обеспечивает надежную запись кода коррекции. Код коррекции через преобразователь 10 и коммутатор 15 записывается в регистр 5. Одновременно счетчик 8 подсчитывает число тактовых импульсов на первом выходе преобразователя 10, т.е. число разрядов кода коррекции, записанных в регистр 6. По окончании записи кода коррекции в регистр 5 на выходе дешифратора 9 появляется сигнал логической "1", который через переключатель 20 поступает на второй вход формирователя 11, на первый вход которого поступают импульсы с выхода блока 2. Формирователь 11 выделяет второй, после появления логической "1" на втором входе, импульс блока 2, который поступает на второй вход преобразователя 4 и запускает его. To the information input of the device, i.e. at the input of the Converter 10, a correction code is supplied. The code arrives on two communication lines in the form of a code of "units" and a code of "zeros" (similar to the sequential pulse time code generated by the divisors 3, 23 at the first output), with the information on the sign in the lower order of the code and the shift in the high order timeline. The converter 10 generates a sequential direct correction code at the second output of the pulses of the “zeros” code and “units” code, and the write clock pulses at the first output, and the duration of the direct code pulses is extended to the repetition period of the clock pulses, and the clock pulses are delayed relative to the direct code pulses that provides reliable record of the correction code. The correction code through the converter 10 and the switch 15 is recorded in the register 5. At the same time, the counter 8 counts the number of clock pulses at the first output of the converter 10, i.e. the number of bits of the correction code recorded in the register 6. Upon completion of writing the correction code in the register 5, the output of the decoder 9 receives a logical "1" signal, which through the switch 20 is fed to the second input of the shaper 11, the first input of which receives pulses from the output of block 2 Shaper 11 selects the second, after the appearance of a logical "1" at the second input, the pulse of block 2, which is supplied to the second input of the converter 4 and starts it.

На выходах преобразователя 4 формируются сигналы:
на первом выходе формируется импульс, длительность которого равна произведению периода повторения импульсов на первом входе преобразователя 4 на число, соответствующие двоичному коду на информационных выходах преобразователя 4;
на втором выходе формируется пачка импульсов, число которых соответствует N младшим разрядам двоичного кода на информационных входах преобразователя 4;
на третьем выходе формируется пачка импульсов, число которых соответствует старшим разрядам, начиная с (N+I)-го, двоичного кода на информационных входах преобразователя 4;
Импульс с первого выхода преобразователя 4 через элемент И 12 поступает на второй управляющий вход фазосдвигающего блока 2 и изменяет его коэффициент деления на "+" или "-" единица по сравнению с исходным в зависимости от знака, поступающего на первый управляющий вход с выхода младшего разряда регистра 5. Изменение коэффициента деления блока 2 приводит к тому, что каждый из его выходных импульсов появляется в зависимости от знака на один период входного сигнала раньше или позже, чем при исходном коэффициенте деления. Это вызывает сдвиг формируемой делителем 3 шкалы времени. Величина сдвига равна
T=±MTo,
где
M число, соответствующее двоичному коду на выходах старших разрядов регистра 5;
To период повторения импульсов генератора 1.The outputs of the Converter 4 are generated signals:
a pulse is formed at the first output, the duration of which is equal to the product of the pulse repetition period at the first input of the converter 4 by a number corresponding to the binary code at the information outputs of the converter 4;
at the second output, a packet of pulses is formed, the number of which corresponds to the N least significant bits of the binary code at the information inputs of the converter 4;
at the third output, a packet of pulses is formed, the number of which corresponds to the higher digits, starting from the (N + I) th binary code at the information inputs of the converter 4;
The pulse from the first output of the converter 4 through the And 12 element is fed to the second control input of the phase-shifting unit 2 and changes its division ratio by "+" or "-" unit compared to the original, depending on the sign entering the first control input from the low-order output register 5. A change in the division ratio of block 2 leads to the fact that each of its output pulses appears, depending on the sign, for one period of the input signal earlier or later than with the initial division ratio. This causes a shift formed by the divider 3 time scales. The shift is equal to
T = ± MT o ,
Where
M is the number corresponding to the binary code at the outputs of the upper bits of register 5;
T o the pulse repetition period of the generator 1.

Сигналы, формирующиеся на втором и третьем выходах преобразователя 4, не влияют на работу устройства, т.к. коммутатор 21 закрыт. The signals generated at the second and third outputs of the converter 4 do not affect the operation of the device, because switch 21 is closed.

По окончании работы преобразователя 4 на первый управляющий вход устройства подается сигнал логического "0". На этом коррекция фазы импульсных сигналов "сетки" частот основного канала формирования шкалы времени заканчивается. At the end of the operation of the Converter 4 to the first control input of the device is a logical signal "0". This phase correction of the pulse signals of the "grid" of the frequencies of the main channel of the formation of the time scale ends.

Для коррекции кода времени основного канала формирования шкалы времени на второй управляющий вход устройства подается команда в виде сигнала логической "1". Команда через элемент ИЛИ 24 поступает на второй управляющий вход коммутатора 21, а также через элемент ИЛИ 6 на второй управляющий вход коммутатора 15 и на третий вход переключателя 20. При этом, аналогично ранее рассмотренному случаю, коммутатор 15 соединяют выходы преобразователя 10 с входами регистра 5, а переключатель 20 разрешает прохождение сигнала с выхода дешифратора 9 на второй вход формирователя 11. В коммутаторе 21 (см. фиг. 8) команда поступает на первые входы элементов И 66, 67, разрешая прохождение сигналов с второго и третьего выходов преобразователя 4 на первый и третий выходы коммутатора 21. Кроме того команда поступает на второй вход элемента И 25, разрешая прохождение импульса с выхода формирования 11 на первый управляющий вход делителя 3. To correct the time code of the main channel for forming the time scale, a command is sent to the second control input of the device in the form of a logical signal “1”. The command through the OR element 24 is supplied to the second control input of the switch 21, as well as through the OR element 6 to the second control input of the switch 15 and to the third input of the switch 20. In this case, similar to the previously considered case, the switch 15 connects the outputs of the converter 10 with the inputs of the register 5 , and the switch 20 allows the signal to pass from the output of the decoder 9 to the second input of the driver 11. In the switch 21 (see Fig. 8), the command is sent to the first inputs of the elements And 66, 67, allowing the passage of signals from the second and third outputs of the pre the browser 4 to the first and third outputs of the switch 21. In addition, the command is supplied to the second input of the And 25 element, allowing the passage of the pulse from the output of the formation 11 to the first control input of the divider 3.

Аналогично ранее рассмотренному случаю команда через элемент ИЛИ 6 запускает формирователь 7, импульс с выхода которого сбрасывает счетчик 8, вызывая появление на выходе дешифратора 9 сигнала логического "0". Затем на информационный вход устройства подается код коррекции, который через преобразователь 10 и коммутатор 15 записывается в регистр 5. Счетчик 8 подсчитывает число записанных в регистр 5 разрядов кода. По окончании записи на выходе дешифратора 9 появляется логическая "1", которая через переключатель 20 запускает формирователь 11. Импульс с выхода последнего запуска преобразователь 4 и через элемент И 25 поступает на первый управляющий вход делителя 3, в котором (см. фиг. 2) сбрасывает счетчики минут 30 и часов 32. Similarly to the previously considered case, the command through the OR element 6 starts the shaper 7, the pulse from the output of which is reset by the counter 8, causing the appearance of the logical 0 signal at the output of the decoder 9. Then, a correction code is supplied to the information input of the device, which, through the converter 10 and the switch 15, is recorded in the register 5. Counter 8 counts the number of code bits recorded in the register 5. At the end of the recording, the output of the decoder 9 appears logical “1”, which starts the driver 11 through the switch 20. The pulse from the output of the last start of the converter 4 and through the element And 25 enters the first control input of the divider 3, in which (see Fig. 2) resets the counters of minutes 30 and hours 32.

Код коррекции, подаваемый в этом случае на информационный вход устройства, имеет следующую структуру: старше М разрядов двоичный код часов, следующие N разрядов двоичных код минут, младшие разряды произвольные. Преобразователь 4 производит преобразование старших M+N разрядов кода коррекции записанного в регистр 5, формируя на третьем выходе пачку импульсов часов, число которых соответствует двоичному коду в M старших разрядах регистра 5, и на втором выходе пачку импульсов минут, число которых соответствует двоичному коду в следующих N разрядах регистра 5. Пачки импульсов минут и часов через коммутатор 21 подаются на второй и третий управляющие входы делителя 3, в котором (см. фиг. 2) через элементы ИЛИ 29 и 31 заполняют счетчики минут 30 и часов 32 соответственно. По окончании работы преобразователя 4 на второй управляющий вход устройства подается логический "0". На этом коррекция кода времени основного канала формирования шкалы времени заканчивается. The correction code supplied in this case to the information input of the device has the following structure: older than M bits is the binary code of the clock, the next N bits are binary code of the minutes, the least significant bits are arbitrary. Converter 4 converts the highest M + N bits of the correction code recorded in register 5, forming on the third output a packet of clock pulses, the number of which corresponds to the binary code in the M high bits of register 5, and on the second output, a packet of minutes pulses, the number of which corresponds to the binary code in the next N bits of register 5. Bursts of pulses of minutes and hours through the switch 21 are fed to the second and third control inputs of the divider 3, in which (see FIG. 2) counters of minutes 30 and hours 32 are filled through the OR elements 29 and 31, respectively enno. At the end of the operation of the Converter 4 to the second control input of the device is a logical "0". This completes the correction of the time code of the main channel for forming the time scale.

Коррекция дополнительного канала формирования шкалы времени производится по сигналам основного канала следующим образом. The correction of the additional channel for forming the time scale is performed according to the signals of the main channel as follows.

На четвертый управляющий вход устройства подается команда в виде сигнала логической "1", которая поступает на четвертый вход формирователь 16, на второй вход переключателя 19, на первый управляющий вход коммутатора 21, а также на первый вход элемента И 26. At the fourth control input of the device, a command is sent in the form of a logical “1” signal, which is supplied to the fourth input of the driver 16, to the second input of the switch 19, to the first control input of the switch 21, and also to the first input of the And 26 element.

На первом и втором управляющих входах коммутатора 15 присутствует логический "0". При этом в коммутаторе 15 (см. фиг. 3) на третьих входах элементов 45-48 присутствует логическая "1". Коммутатор 15 в этом случае подключает выходы преобразователя 13 к входам регистра 5. At the first and second control inputs of the switch 15 there is a logical "0". Moreover, in the switch 15 (see Fig. 3) at the third inputs of the elements 45-48 there is a logical "1". The switch 15 in this case connects the outputs of the Converter 13 to the inputs of the register 5.

В формирователе 16 (см. фиг. 4) команда поступает на первый вход элемента И 57, разрешая прохождение через него сигналов. Команда поступает также на второй вход элемента ИЛИ-НЕ 52, на выходе которого появляется логический "0", разрешающий изменение состояния триггера 53 под воздействием сигналов на входе С. Команда поступает также на третий вход элемента 50 и через инвертор 49 на его четвертый вход. При этом элемент 50 пропускает на выход сигнал, поступающий на его первый вход с первого входа формирователя 16, т. е. минутные импульсы, поступающие с третьего выхода делителя 3. Первый после подачи команды минутный импульс делителя 3 через элемент 50 поступает на первый вход элемента ИЛИ-НЕ 54 и через инвертор 51 на первый вход элемента И 55. Поскольку на выходе триггера 53 при этом присутствует логический "0", то этот импульс проходит только через элемент И 57 на второй выход формирователя 16. По срезу этого импульса в триггер 53 записывается логический "1", которая запрещает прохождение сигналов через элемент ИЛИ-НЕ 54 и разрешает прохождение сигналов через элемент И 55. Следующий минутный импульс через элемент 50, инвертор 51 и элемент И 55 проходит на третий выход формирователя 16. In the shaper 16 (see Fig. 4), the command arrives at the first input of the And 57 element, allowing signals to pass through it. The command also arrives at the second input of the OR-NOT 52 element, at the output of which a logical "0" appears, allowing the trigger 53 to change state under the influence of signals at input C. The command also arrives at the third input of the element 50 and through its inverter 49 to its fourth input. In this case, the element 50 passes the output signal that arrives at its first input from the first input of the shaper 16, that is, the minute pulses from the third output of the divider 3. The first after sending the command the minute pulse of the divider 3 through the element 50 is fed to the first input of the element OR NOT 54 and through the inverter 51 to the first input of the And 55 element. Since there is a logical "0" at the output of the trigger 53, this pulse passes only through the And 57 element to the second output of the driver 16. By cutting this pulse into the trigger 53 logically recorded "1", which prohibits the passage of signals through the OR-NO element 54 and permits passage of signals through the AND gate 55. Next minute impulse through the element 50, the inverter 51 and the AND gate 55 is held at the third output generator 16.

Таким образом формирователь 16 пропускает на второй выход первый после подачи команды минутный импульс делителя 3, а на третий выход последующие минутные импульсы. Thus, the shaper 16 passes to the second output the first minute after the command pulse of the divider 3, and to the third output subsequent minute pulses.

В переключателе 19 (см. фиг. 6) команда поступает на второй вход элемента 61. При этом переключатель 19 пропускает на выход сигнал, поступающий на его четвертый вход с выхода формирователя 18. In the switch 19 (see Fig. 6), the command is supplied to the second input of the element 61. In this case, the switch 19 passes the output signal coming to its fourth input from the output of the shaper 18.

В коммутаторе 21 (см. фиг. 8) команда поступает на первые входы элементов И 64, 65. При этом коммутатор 21 пропускает сигналы с первого и второго входов на второй и четвертый выходы соответственно. In the switch 21 (see Fig. 8), the command arrives at the first inputs of the elements And 64, 65. In this case, the switch 21 passes signals from the first and second inputs to the second and fourth outputs, respectively.

На третьем входе переключателя 20 присутствует логический "0". При этом (см. фиг. 7) переключатель 20 пропускает на выход сигнал, поступающий на его первый вход, т.е. выходной сигнал переключателя 19. At the third input of switch 20, a logical “0” is present. At the same time (see Fig. 7), the switch 20 passes the output signal that arrives at its first input, i.e. switch output 19.

Последовательный импульсный код времени с первого выхода делителя 3 каждую секунду через преобразователь 13 и коммутатор 15 записывается в регистр 5. A serial pulse time code from the first output of the divider 3 every second through the Converter 13 and the switch 15 is recorded in register 5.

После подачи команды первый же минутный импульс делителя 3 проходит на второй выход формирователя 16 и поступает на четвертый управляющий вход делителя 23, в котором (см. фиг. 2) сбрасывает делитель 27 и счетчик 28 секунд. Делитель 27 начинает деление частоты входного сигнала, а счетчик 28 начинает формирование кода секунд с нуля в момент формирования минутного импульса делителя 3. Т.е. производится привязка шкалы времени дополнительного канала к шкале времени основного канала. After giving the command, the first minute pulse of the divider 3 passes to the second output of the former 16 and enters the fourth control input of the divider 23, in which (see Fig. 2) the divider 27 and the counter are reset for 28 seconds. The divider 27 starts dividing the frequency of the input signal, and the counter 28 starts generating the second code from zero at the moment of formation of the minute pulse of the divider 3. That is, the time scale of the auxiliary channel is linked to the time scale of the main channel.

Импульс с второго выхода формирователя 16 поступает на второй вход формирователя 18, на первый вход которого поступает импульс "конец кода" с второго выхода делителя 3. В формирователе 18 (см. фиг. 5) по импульсу с второго входа в триггер 58 записывается логическая "1", которая поступает на второй вход элемента И-НЕ 60. Импульс "конец вода" делителя 3 через элемент И-НЕ проходит на вход С триггера 59 и своим срезом устанавливает его в единичное состояние. Логическая "1" с выхода триггера 59 подается на выход формирователя 18. При этом появление логической "1" на выходе формирователя 18 соответствует срезу импульса "конец кода" делителя 3, т.е. моменту окончания записи кода времени в регистр 5. Установка триггеров 58, 59 в исходное состояние производится по их входам подачей второго минутного импульса на третий вход формирователя 18 с третьего выхода формирователя 16. The pulse from the second output of the shaper 16 is fed to the second input of the shaper 18, the first input of which receives the pulse "end of the code" from the second output of the divider 3. In the shaper 18 (see Fig. 5) the pulse from the second input to the trigger 58 is written logical 1 ", which enters the second input of the AND-NOT 60 element. The pulse" end water "of the divider 3 passes through the AND-NOT element to the input C of trigger 59 and sets it to a single state with its slice. Logical "1" from the output of the trigger 59 is fed to the output of the shaper 18. In this case, the appearance of a logical "1" at the output of the shaper 18 corresponds to a pulse cut "end of code" of the divider 3, i.e. the time of writing the time code to the register 5. The triggers 58, 59 are set to their initial state by their inputs by supplying a second minute pulse to the third input of the driver 18 from the third output of the driver 16.

Сигнал логической "1" с выхода формирователя 18 (сигнал запуска) через переключатели 19, 20 поступает на второй вход формирователя 11 и запускает его. Импульс с выхода формирователя 11 через элемент И 26 поступает на первый управляющий вход делителя 23, в котором (см. фиг. 2) сбрасывает счетчики минут 30 и часов 32. Одновременно импульс с выхода формирователя 11 запускает преобразователь 4, который преобразует код времени часов и минут делителя 3, записанный в старших разрядах регистра 5, в пачки импульсов минут и часов. Пачки импульсов минут и часов с второго и третьего выходов преобразователя 4 через коммутатор 21 поступают на второй и третий управляющие входы делителя 23, в котором (см. фиг. 2) через элементы ИЛИ 29, 31 заполняют предварительно сброшенные счетчики минут 30 и часов 32. На этом коррекция кода времени дополнительного канала формирования шкалы времени по сигналам основного канала заканчивается. Logical signal "1" from the output of the driver 18 (start signal) through the switches 19, 20 is fed to the second input of the driver 11 and starts it. The pulse from the output of the shaper 11 through the element And 26 is fed to the first control input of the divider 23, in which (see Fig. 2) the counters of minutes 30 and hours 32 are reset. At the same time, the pulse from the output of the shaper 11 starts the converter 4, which converts the time code of the clock and minutes of the divisor 3, recorded in the upper bits of register 5, in pulse packets of minutes and hours. Bursts of pulses of minutes and hours from the second and third outputs of the converter 4 through the switch 21 are fed to the second and third control inputs of the divider 23, in which (see Fig. 2) through the elements OR 29, 31 fill the previously reset counters of the minutes 30 and hours 32. On this, the correction of the time code of the additional channel for forming the time scale according to the signals of the main channel ends.

Таким образом в устройстве формируются и корректируются две шкалы времени основная, используемая постоянно, и дополнительная, которая может использоваться потребителями при сбоях в основном канале, например, в случае сбоев или отказов в элементах 1-3 устройства. Thus, two time scales are formed and adjusted in the device, the main one, used constantly, and the additional one, which can be used by consumers in case of failures in the main channel, for example, in case of failures or failures in elements 1-3 of the device.

После устранения сбоев или отказов в основном канале коррекция (восстановление) формируемой в нем шкалы времени может осуществляться по сигналам дополнительного канала следующим образом. After eliminating failures or failures in the main channel, correction (restoration) of the time scale formed in it can be carried out according to the signals of the additional channel as follows.

На третий управляющий вход устройства подается команда в виде сигнала логической "1", которая поступает на первый управляющий вход коммутатора 15, на третий вход формирователя 16, на первый вход переключателя 19, а также через элемент ИЛИ 24 на второй управляющий вход коммутатора 21 и на второй вход элемента И 25. The command in the form of a logical “1” signal is fed to the third control input of the device, which is fed to the first control input of the switch 15, to the third input of the driver 16, to the first input of the switch 19, and also through the OR element 24 to the second control input of the switch 21 and the second input of the element And 25.

В коммутаторе 15 команда поступает (см. фиг. 3) на четвертые входы элементов 45, 46 и через инвертор 43 на третьи входы этих же элементов. На втором управляющем входе коммутатора 15 присутствует логический "0", при этом на третьих входах элементов 47, 48 присутствует логическая "1". При таком сочетании управляющих сигналов сигналы с вторых входов элементов 45, 46 проходят соответственно на первый и второй выходы коммутатора 15. Т.е. коммутатор 15 подключает выходы преобразователя 14 к входам регистра 5. In the switch 15, the command is received (see Fig. 3) to the fourth inputs of the elements 45, 46 and through the inverter 43 to the third inputs of the same elements. At the second control input of the switch 15 there is a logical "0", while at the third inputs of the elements 47, 48 there is a logical "1". With this combination of control signals, the signals from the second inputs of the elements 45, 46 pass respectively to the first and second outputs of the switch 15. That is, the switch 15 connects the outputs of the Converter 14 to the inputs of the register 5.

В формирователе 16 команды (см. фиг. 4) поступает на первый вход элемента И 56, разрешая прохождение через его сигналов, и на первый вход элемента ИЛИ-НЕ 52. На выходе элемента ИЛИ-НЕ 52 появляются логический "0", разрешающий изменение состояния триггера 53. На четвертом входе формирователя 16 присутствует логический "О", который поступает на третий вход элемента 50 и через инвертор 49 на его четвертый вход. При этом элемент 50 пропускает на выход сигнал, поступающий на его второй вход со второго входа формирователя 16, т. е. минутные импульсы, поступающие с третьего выхода делителя 23. В дальнейшем формирователь 16 работает аналогично ранее рассмотренному случаю. In the driver 16, the command (see Fig. 4) is supplied to the first input of AND 56, allowing signals to pass through it, and to the first input of OR-NOT 52. At the output of OR-NOT 52, a logical "0" appears, allowing the change the state of the trigger 53. At the fourth input of the driver 16 there is a logical "O", which is fed to the third input of the element 50 and through the inverter 49 to its fourth input. In this case, the element 50 passes the output signal that arrives at its second input from the second input of the shaper 16, that is, minute pulses from the third output of the divider 23. In the future, the shaper 16 works similarly to the previously considered case.

В переключателе 19 (см. фиг. 6) команда поступает на первый вход элемента 61, на второй вход которого поступает сигнал логического "0" с второго входа переключателя 19. При этом переключатель 19 пропускает на вход сигналы, поступающие на его третий вход, т.е. выходные сигналы формирования 17. In the switch 19 (see Fig. 6), the command is supplied to the first input of the element 61, the second input of which receives a logical "0" signal from the second input of the switch 19. At the same time, the switch 19 passes to the input the signals received at its third input, t .e. formation output signals 17.

Переключатель 20 аналогично ранее рассмотренному случаю подключает выход переключателя 19 к второму входу формирования 11. The switch 20 similarly to the previously considered case connects the output of the switch 19 to the second input of the formation 11.

В коммутаторе 21 команда со второго управляющего входа (см. фиг. 9) поступает на первый вход элементов И 66, 67. При этом разрешается прохождение сигналов с первого и второго входов коммутатора 21 на его первый и третий выходы соответственно. In the switch 21, the command from the second control input (see Fig. 9) is sent to the first input of the And 66, 67 elements. At the same time, signals from the first and second inputs of the switch 21 are allowed to its first and third outputs, respectively.

Последовательный импульсный код времени с первого выхода делителя 23 каждую секунду через преобразователь 14 и коммутатор 15 записывается в регистр 5. A serial pulse time code from the first output of the divider 23 every second through the Converter 14 and the switch 15 is recorded in the register 5.

После подачи команды первый же минутный импульс делителя 23 проходит на первый выход формирователя 16 и поступает на четвертый управляющий вход делителя 3, в котором (см. фиг. 2) сбрасывает делитель 27 и счетчик 28 секунд. Делитель 27 начинает деление частоты входного сигнала, а счетчик 28 начинает формирование кода секунд с нуля в момент формирования минутного импульса делителя 23. Т.е. производится привязка шкалы времени основного канала к шкале времени дополнительного канала. After giving the command, the first minute pulse of the divider 23 passes to the first output of the shaper 16 and enters the fourth control input of the divider 3, in which (see Fig. 2) the divider 27 and the counter are reset for 28 seconds. The divider 27 begins dividing the frequency of the input signal, and the counter 28 starts generating the seconds code from zero at the time of formation of the minute pulse of the divider 23. That is, the time scale of the main channel is linked to the time scale of the additional channel.

Импульс с первого выхода формирователя 16 поступает на второй вход формирователя 17, на первый вход которого поступает импульс "конец кода" с второго выхода делителя 23. Формирователь 17 работает аналогично формирователю 18 в ранее рассмотренном случае на выходе формирователя 17 появляется логическая "1", момент появления которой соответствует срезу импульса "конец кода" делителя 23, т.е. моменту окончания записи кода времени в регистр 5. Установка формирователя 17 в исходное состояние производится подачей второго минутного импульса на третий вход формирователя 17 с третьего выхода формирователя 16. The pulse from the first output of the shaper 16 is fed to the second input of the shaper 17, the first input of which receives the pulse "end of the code" from the second output of the divider 23. The shaper 17 works similarly to the shaper 18 in the previously considered case, the logical "1" appears at the output of the shaper 17, the moment the occurrence of which corresponds to a pulse cut "end of code" of the divider 23, i.e. the moment the recording of the time code is completed in the register 5. The shaper 17 is set to its initial state by applying a second minute pulse to the third input of the shaper 17 from the third output of the shaper 16.

Сигнал логической "1" с выхода формирователя 17 (сигнал запуска) через переключатели 19, 20 поступает на второй вход формирователя 11 и запускает его. Импульс с выхода формирователя 11 через элемент И 25 поступает на первый управляющий вход делителя 3, в котором (см. фиг. 2) сбрасывает счетчики минут 30 и часов 32. Одновременно импульс с выхода формирователя 11 запускает преобразователь 4, который преобразует код времени часов и минут делителя 23, записанный в старших разрядах регистра 5, в пачки импульсов минут и часов. Пачки импульсов минут и часов с второго и третьего выходов преобразователя 4 через коммутатор 21 наступают на второй и третий управляющие входы делителя 5, в котором (см. фиг. 2) через элементы ИЛИ 29, 31а заполняют предварительно сброшенные счетчики минут 30 и часов 32. На этом коррекция (восстановление) кода времени основного канала формирования шкалы времени по сигналам дополнительного канала заканчивается. Logical signal "1" from the output of the driver 17 (start signal) through the switches 19, 20 is fed to the second input of the driver 11 and starts it. The pulse from the output of the shaper 11 through the And 25 element is fed to the first control input of the divider 3, in which (see Fig. 2) the counters of minutes 30 and hours 32 are reset. At the same time, the pulse from the output of the shaper 11 starts the converter 4, which converts the time code of the clock and minutes of the divider 23, recorded in the upper bits of register 5, in pulse packets of minutes and hours. Bursts of pulses of minutes and hours from the second and third outputs of the converter 4 through the switch 21 go to the second and third control inputs of the divider 5, in which (see Fig. 2) through the OR elements 29, 31a fill the previously reset counters of the minutes 30 and hours 32. This correction (restoration) of the time code of the main channel of the formation of the time scale for the signals of the additional channel ends.

Таким образом из рассмотренного видно, что заявляемое изобретение промышленно применимо и решает поставленную задачу обеспечения непрерывности формирования шкалы времени при отказах отдельных блоков в канале формирования шкалы времени. Например, при отказах генератора, фазосдвигающего блока или делителя частоты основного канала, приводящих к потере или ухудшению точности формирования шкалы времени, потребители могут использовать шкалу времени дополнительного канала. При этом после восстановления работоспособности основного канала его шкала времени может быть восстановлена по сигналам дополнительного канала (т.е. автономно, не требуя внешних сигналов привязки, несущих информацию внешней эталонной шкалы времени). Аналогично и при отказах дополнительного канала не происходит потери шкалы времени, т.к. потребители продолжают использовать шкалу времени основного канала. Возможность коррекции шкалы времени основного канала по внешним сигналам, несущим информацию обо эталонной шкале времени, позволяет обеспечить начальную установку шкалы времени устройства. Thus, from the above it is seen that the claimed invention is industrially applicable and solves the task of ensuring the continuity of the formation of the time scale in case of failures of individual blocks in the channel of forming the time scale. For example, in case of failures of the generator, phase-shifting unit or frequency divider of the main channel, leading to the loss or deterioration of the accuracy of the formation of the time scale, consumers can use the time scale of the additional channel. In this case, after the main channel is operational, its time scale can be restored using the signals of the additional channel (i.e., autonomously, without requiring external reference signals that carry information from the external reference time scale). Similarly, in case of failures of the auxiliary channel, the time scale is not lost, because consumers continue to use the main channel timeline. The ability to correct the time scale of the main channel by external signals that carry information about the reference time scale allows the initial setting of the device time scale.

Claims (1)

Устройство для коррекции шкалы времени, содержащее последовательно соединенные генератор, фазосдвигающий блок и делитель частоты, последовательно соединенные элемент ИЛИ, первый формирователь импульсов, счетчик и дешифратор, а также первый преобразователь кода, регистр сдвига, второй преобразователь кода, второй формирователь импульсов и два элемента И, причем выход младшего разряда регистра сдвига соединен с первым управляющим входом фазосдвигающего блока, выход которого подключен к первому входу первого преобразователя кода и к первому входу второго формирователя импульсов, выходы старших разрядов регистра сдвига подключены к информационным входам первого преобразователя кода, первый выход которого через первый элемент И соединен с вторым управляющим входом фазосдвигающего блока, первый и второй входы элемента ИЛИ соединены соответственно с первым и вторым управляющими входами устройства, причем первый управляющий вход устройства соединен также с вторым входом первого элемента И, информационный вход устройства соединен с входом второго преобразователя кода, первый выход которого подключен к второму входу счетчика, выход второго формирователя импульсов соединен с вторым входом первого преобразователя кода и через второй элемент И с первым управляющим входом делителя частоты, второй вход второго элемента И соединен с вторым управляющим входом устройства, отличающееся тем, что в него введены третий и четвертый преобразователи кода, коммутатор входов, формирователь импульсов сброса, первый и второй формирователи сигнала запуска, первый и второй переключатели, коммутатор выходов, последовательно включенные дополнительный генератор и дополнительный делитель частоты, а также дополнительные элемент И и элемент ИЛИ, причем второй вход второго элемента И соединен с вторым управляющим входом устройства через дополнительный элемент ИЛИ, первые и вторые выходы второго, третьего и четвертого преобразователей кода через коммутатор входов подключены к соответствующим входам регистра сдвига, входы третьего и четвертого преобразователей кода подключены к первому выходу делителя частоты и к первому выходу дополнительного делителя частоты соответственно, вторые выходы которых соединены с первыми входами второго и первого формирователей сигнала запуска соответственно, третьи выходы делителя частоты и дополнительного делителя частоты подключены соответственно к первому и второму входам формирователя импульсов сброса, третий управляющий вход устройства соединен с третьим входом формирователя импульсов сброса, с первым входом первого переключателя, с первым управляющим входом коммутатора входов и с вторым входом дополнительного элемента ИЛИ, первый управляющий вход коммутатора выходов соединен с вторым входом первого переключателя, с четвертым входом формирователя импульсов сброса, с первым входом дополнительного элемента И и с четвертым управляющим входом устройства, первый и второй выходы формирователя импульсов сброса через первый и второй формирователи сигнала запуска подключены соответственно к третьему и четвертому входам первого переключателя, выход которого соединен с первым входом второго переключателя, первый управляющий вход дополнительного делителя частоты подключен к выходу дополнительного элемента И, второй вход которого подключен к выходу второго формирователя импульсов, вторые управляющие входы делителя частоты и дополнительного делителя частоты подключены соответственно к первому и второму выходам коммутатора выходов, третьи управляющие входы делителя частоты и дополнительного делителя частоты подключены соответственно к первому и второму выходам коммутатора выходов, третьи управляющие входы делителя частоты и дополнительного делителя частоты подключены соответственно к третьему и четвертому выходам коммутатора выходов, четвертые управляющие входы делителя частоты и дополнительного делителя частоты подключены соответственно к первому и второму выходам формирователя импульсов сброса, третий выход которого подключен к третьим входам первого и второго формирователей сигнала запуска, выход дешифратора подключен к второму входу второго переключателя, третий вход которого соединен с вторым управляющим входом коммутатора входов и с выходом элемента ИЛИ, выход второго переключателя подключен к второму входу второго формирователя импульсов, выход дополнительного элемента ИЛИ подключен к второму управляющему входу коммутатора выходов, первый и второй информационные входы которого соединены соответственно с вторым и третьим выходами первого преобразователя кода. A timeline correction device comprising a series-connected generator, a phase-shifting unit and a frequency divider, a series-connected OR element, a first pulse shaper, a counter and a decoder, as well as a first code converter, a shift register, a second code converter, a second pulse generator and two AND elements wherein the low-order output of the shift register is connected to the first control input of the phase-shifting unit, the output of which is connected to the first input of the first code converter and to to the first input of the second pulse shaper, the outputs of the upper bits of the shift register are connected to the information inputs of the first code converter, the first output of which is connected through the first AND element to the second control input of the phase-shifting unit, the first and second inputs of the OR element are connected respectively to the first and second control inputs of the device, moreover, the first control input of the device is also connected to the second input of the first element And, the information input of the device is connected to the input of the second code converter the first output of which is connected to the second input of the counter, the output of the second pulse shaper is connected to the second input of the first code converter and through the second element And to the first control input of the frequency divider, the second input of the second element And is connected to the second control input of the device, characterized in that it introduced the third and fourth code converters, an input switch, a reset pulse shaper, the first and second triggers of the trigger signal, the first and second switches, the output switch, followed by an additional generator and an additional frequency divider are included, as well as an additional element AND and an OR element, wherein the second input of the second element AND is connected to the second control input of the device through an additional OR element, the first and second outputs of the second, third and fourth code converters are connected via an input switch to the corresponding inputs of the shift register, the inputs of the third and fourth code converters are connected to the first output of the frequency divider and to the first output of the additional divider frequency, respectively, the second outputs of which are connected to the first inputs of the second and first drivers of the start signal, respectively, the third outputs of the frequency divider and additional frequency divider are connected respectively to the first and second inputs of the reset pulse generator, the third control input of the device is connected to the third input of the reset pulse generator, with the first input of the first switch, with the first control input of the input switch and with the second input of the additional OR element, the first control the output switch input is connected to the second input of the first switch, with the fourth input of the reset pulse shaper, with the first input of the additional element And and with the fourth control input of the device, the first and second outputs of the reset pulse shaper through the first and second triggers of the trigger signal are connected respectively to the third and fourth the inputs of the first switch, the output of which is connected to the first input of the second switch, the first control input of the additional frequency divider is connected to the output additional element And, the second input of which is connected to the output of the second pulse shaper, the second control inputs of the frequency divider and additional frequency divider are connected respectively to the first and second outputs of the output switch, the third control inputs of the frequency divider and additional frequency divider are connected respectively to the first and second outputs of the switch outputs, the third control inputs of the frequency divider and the additional frequency divider are connected respectively to the third and fourth the outputs of the output switch, the fourth control inputs of the frequency divider and additional frequency divider are connected respectively to the first and second outputs of the reset pulse shaper, the third output of which is connected to the third inputs of the first and second shapers of the trigger signal, the decoder output is connected to the second input of the second switch, the third input of which connected to the second control input of the input switch and to the output of the OR element, the output of the second switch is connected to the second input of the second form By pulsing pulses, the output of an additional OR element is connected to the second control input of the output switch, the first and second information inputs of which are connected to the second and third outputs of the first code converter, respectively.
RU95111118A 1995-06-28 1995-06-28 Device for correction of time scale RU2082216C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU95111118A RU2082216C1 (en) 1995-06-28 1995-06-28 Device for correction of time scale

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU95111118A RU2082216C1 (en) 1995-06-28 1995-06-28 Device for correction of time scale

Publications (1)

Publication Number Publication Date
RU2082216C1 true RU2082216C1 (en) 1997-06-20

Family

ID=20169508

Family Applications (1)

Application Number Title Priority Date Filing Date
RU95111118A RU2082216C1 (en) 1995-06-28 1995-06-28 Device for correction of time scale

Country Status (1)

Country Link
RU (1) RU2082216C1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Авторское свидетельство СССР N 1095431, кл. H 04L 7/02, G 04С 11/02, 1984. 2. Авторское свидетельство СССР N 1185307, кл. G 04 F 5/00, 1985. 3. Авторское свидетельство СССР N 1432451, кл. G 04 С 11/02, H 04 L 7/02, 1988. 4. Авторское свидетельство СССР N 1506570, кл. H 04 L 7/02, G 04 С 11/02, 1989. 5. Авторское свидетельство СССР N 1781669, кл. G 04 С 11/02, 1992. 6. Авторское свидетельство СССР N 1247828, кл. G 04 С 11/02, 1986. *

Similar Documents

Publication Publication Date Title
US4566099A (en) Synchronous clock generator for digital signal multiplex devices
RU2082216C1 (en) Device for correction of time scale
SU840900A1 (en) Divider
SU1443151A1 (en) Combination device for delaying and shaping pulses
US5566138A (en) Counter circuit for controlling the operation of a quartz clock with "one touch" or "fast" electrical resetting of the time
SU860296A1 (en) Device for forming pulse sequences
SU670067A1 (en) Multichannel pulser
SU1180833A1 (en) Multiscale digital chronometer system
SU892675A1 (en) Clock pulse generator
SU1413590A2 (en) Device for time scale correction
SU1539973A1 (en) Pulse sequecne shaper
SU1646055A1 (en) Displacement-to-code converter
SU714383A1 (en) Arrangement for shaping predetermined duration pulses
SU746912A1 (en) Digital differential time-pulse modulator
SU370729A1 (en) DEVICE OF CODE SHEET
SU1226399A1 (en) Digital meter of ratio time intervals
SU875610A1 (en) Pulse signal discriminator
SU1596453A1 (en) Pulse recurrence rate divider
SU886238A1 (en) Time interval-to-digital code converter
SU1150731A1 (en) Pulse generator
SU1278801A1 (en) Electronic time-piece with correction device
SU1525932A1 (en) Time scale correction device
SU610112A1 (en) Arrangement for stochastic simulation of great numbers
SU1043827A1 (en) Pulse repetition frequency divider with controlled fractional countdown ratio
RU1781669C (en) Device for correction of time scale