RU2032268C1

RU2032268C1 - Pseudo-random sequence generator

Info

Publication number: RU2032268C1
Authority: RU
Inventors: В.И. Петренко; А.Ф. Чипига
Original assignee: Петренко Вячеслав Иванович; Чипига Александр Федорович
Priority date: 1991-07-10
Filing date: 1991-07-10
Publication date: 1995-03-27

Abstract

FIELD: pulse technique. SUBSTANCE: pseudo-random sequence generator having clock generator 4, pulse counters 5 and 6, and storage unit 7 is provided in addition with code shaping unit 8, two comparison units 9,10, OR gates 11, 12, modulo adder 13, multiplexor 14, AND gate 15, pulse shaper 16. EFFECT: enlarged functional capabilities due to provision for on-line change of structure and length of generated pseudo-random sequences. 2 cl, 2 dwg

Description

Изобретение относится к импульсной технике и может быть использовано в радиотехнике и вычислительной технике. The invention relates to a pulse technique and can be used in radio engineering and computer engineering.

Известен генератор псевдослучайных последовательностей, содержащий два счетчика, генератор тактовых импульсов, регистр, блок управления, сумматор и блок памяти с соответствующими связями, выбранный в качестве прототипа. Устройство-прототип позволяет генерировать псевдослучайные последовательности (ПСП) длины N. A known pseudo-random sequence generator containing two counters, a clock, a register, a control unit, an adder and a memory unit with corresponding connections, selected as a prototype. The prototype device allows you to generate pseudo-random sequences (SRP) of length N.

Однако такое устройство обладает узкими функциональными возможностями, так как не позволяет оперативно изменять структуру и длительность генерируемых последовательностей. However, such a device has narrow functional capabilities, since it does not allow to quickly change the structure and duration of the generated sequences.

Цель изобретения - расширение функциональных возможностей за счет обеспечения оперативного изменения структуры и длительности генерируемых псевдослучайных последовательностей. The purpose of the invention is the expansion of functionality by providing operational changes in the structure and duration of the generated pseudo-random sequences.

Для этого в генератор псевдослучайных последовательностей, содержащий генератор тактовых импульсов, два счетчика и блок памяти, введены блок подготовки к работе, две схемы сравнения, два элемента ИЛИ, сумматор по модулю, мультиплексор, элемент И, формирователь импульсов, причем первый вход блока подготовки к работе соединен с входом задания модуля, второй вход соединен с входом задания первообразного элемента, третий вход соединен с входом запуска, первый выход блока подготовки к работе соединен с первым входом элемента И, второй выход соединен с первыми входами элементов ИЛИ, третий выход соединен с первыми входами схем сравнения и первым входом сумматора по модулю, четвертый выход соединен с первым входом мультиплексора, пятый выход соединен с управляющим входом мультиплексора, шестой выход соединен с информационным входом блока памяти, а седьмой выход соединен с входом разрешения записи блока памяти, выход генератора тактовых импульсов соединен с вторым входом элемента И, выход которого соединен с счетным входом первого счетчика и входом формирователя импульсов, выход которого соединен с входом разрешения чтения блока памяти, выход первого счетчика соединен с вторым входом сумматора по модулю и с вторым входом первой схемы сравнения, выход которой соединен с вторым входом первого элемента ИЛИ и с счетным входом второго счетчика, выход которого соединен с третьим входом сумматора по модулю и с вторым входом второй схемы сравнения, выход которой соединен с вторым входом второго элемента ИЛИ, выход которого соединен с обнуляющим входом второго счетчика, выход первого элемента ИЛИ соединен с обнуляющим входом первого счетчика, выход сумматора по модулю соединен со вторым входом мультиплексора, выход которого соединен с адресным входом блока памяти, выход которого является выходом генератора, причем блок подготовки к работе содержит умножитель, три элемента задержки, два элемента ИЛИ, схему сравнения, мультиплексор, формирователь остатка, счетчика, триггер и элемент И, первый вход блока соединен с первым входом формирователя остатка, первым входом схемы сравнения и третьим выходом блока, второй вход блока соединен с первым входом умножителя, третий вход блока соединен с вторым входом блока, с входом установки единичного состояния триггера, с входом установки единичного состояния счетчика, с входом первого элемента задержки, выход которого соединен с первыми входами первого и второго элемента ИЛИ, с управляющим и первым информационным входом мультиплексора, выход которого соединен с вторым входом умножителя, выход которого соединен с вторым входом формирователя остатка, информационный выход которого соединен с вторым информационным входом мультиплексора и четвертым выходом блока, управляющий выход формирователя остатка соединен с пятым выходом блока, с вторым входом первого элемента ИЛИ, с входом второго элемента задержки, с вторым входом второго элемента ИЛИ, выход которого соединен с седьмым выходом блока, выход первого элемента ИЛИ соединен с входом третьего элемента задержки, выход которого соединен с первым входом элемента И, выход которого соединен с шестым выходом блока и вторым входом схемы сравнения, выход которой соединен с обнуляющим входом счетчика, с входом установки в нуль триггера, прямой выход которого соединен с вторым входом элемента И, а инверсный выход с первым выходом блока. For this, a preparation unit, two comparison circuits, two OR elements, an adder modulo, a multiplexer, an AND element, a pulse shaper are introduced into the pseudorandom sequence generator containing a clock pulse generator, two counters and a memory unit, the first input of the preparation unit for connected to the input of the module job, the second input is connected to the input of the primitive element, the third input is connected to the start input, the first output of the preparation unit is connected to the first input of the element And, the second output is is single with the first inputs of OR elements, the third output is connected to the first inputs of the comparison circuits and the first adder input modulo, the fourth output is connected to the first input of the multiplexer, the fifth output is connected to the control input of the multiplexer, the sixth output is connected to the information input of the memory unit, and the seventh output connected to the recording permission input of the memory block, the output of the clock generator is connected to the second input of the And element, the output of which is connected to the counting input of the first counter and the input of the pulse shaper, output One of which is connected to the read permission input of the memory block, the output of the first counter is connected to the second input of the adder modulo and to the second input of the first comparison circuit, the output of which is connected to the second input of the first OR element and to the counting input of the second counter, the output of which is connected to the third input the adder modulo and with the second input of the second comparison circuit, the output of which is connected to the second input of the second OR element, the output of which is connected to the zeroing input of the second counter, the output of the first OR element is connected to the zeroing the input of the first counter, the output of the adder modulo connected to the second input of the multiplexer, the output of which is connected to the address input of the memory block, the output of which is the output of the generator, and the unit for preparation of work contains a multiplier, three delay elements, two OR elements, a comparison circuit, a multiplexer, shaper, counter, trigger and AND element, the first input of the block is connected to the first input of the shaper, the first input of the comparison circuit and the third output of the block, the second input of the block is connected to the first input by multiplying The third input of the block is connected to the second input of the block, with the input of setting the single state of the trigger, with the input of setting the single state of the counter, with the input of the first delay element, the output of which is connected to the first inputs of the first and second OR elements, with the control and the first information input of the multiplexer the output of which is connected to the second input of the multiplier, the output of which is connected to the second input of the residual shaper, the information output of which is connected to the second information input of the multiplexer and the fourth the output of the block, the control output of the residual shaper is connected to the fifth output of the block, with the second input of the first OR element, with the input of the second delay element, with the second input of the second OR element, the output of which is connected to the seventh output of the block, the output of the first OR element is connected to the input of the third element delays, the output of which is connected to the first input of the And element, the output of which is connected to the sixth output of the block and the second input of the comparison circuit, the output of which is connected to the zeroing input of the counter, with the trigger input at zero, my output of which is connected to the second input of the AND gate, and the inverse output of the first output unit.

Сущность изобретения реализуется за счет введения новой совокупности конструктивных признаков, определяющих его соответствие критерию "Новизна". The invention is realized through the introduction of a new set of design features that determine its compliance with the criterion of "Novelty."

Введение первой и второй схемы сравнения обеспечивает изменение коэффициента пересчета первого и второго счетчиков. The introduction of the first and second comparison schemes provides a change in the conversion factor of the first and second counters.

Введение элемента И обеспечивает управление работой генератора. The introduction of the And element provides control over the operation of the generator.

Введение блока подготовки к работе обеспечивает подготовку к работе генератора псевдослучайных последовательностей. The introduction of the block of preparation for work provides preparation for operation of the pseudo-random sequence generator.

Введение сумматора по модулю обеспечивает формирование адресов на входе блока памяти в необходимой последо- вательности. The introduction of an adder modulo provides the formation of addresses at the input of a memory block in the required sequence.

Введение мультиплексора обеспечивает коммутацию адресов на входе блока памяти. The introduction of the multiplexer provides switching addresses at the input of the memory block.

Введение формирователя импульсов обеспечивает формирование импульсов чтения для блока памяти. The introduction of the pulse shaper provides the formation of read pulses for the memory block.

Введение элементов ИЛИ обеспечивает управление режимами работы счетчиков. The introduction of OR elements provides control over the operation modes of counters.

Существенными отличительными признаками предлагаемого изобретения являются элемент И, первая и вторая схемы сравнения, элементы ИЛИ, блок подготовки к работе, сумматор по модулю, мультиплексор и формирователь импульсов. Salient features of the invention are the AND element, the first and second comparison schemes, the OR elements, the preparation unit for operation, the adder modulo, the multiplexer and the pulse shaper.

Указанные признаки являются существенными, так как они отсутствуют в прототипе, и их совокупность придает генератору возможность оперативного изменения структуры и длительности генерируемых псевдослучайных последовательностей. These signs are significant, since they are not in the prototype, and their combination gives the generator the ability to quickly change the structure and duration of the generated pseudo-random sequences.

На фиг. 1 представлена функциональная схема генератора псевдослучайных последовательностей; на фиг. 2 - функциональная схема блока формирования кодов. In FIG. 1 is a functional diagram of a pseudo-random sequence generator; in FIG. 2 is a functional diagram of a code generation unit.

Генератор псевдослучайных последовательностей (фиг.1) содержит вход 1 задания модуля, вход 2 задания первообразного элемента, вход 3 запуска генератора, генератор 4 тактовых импульсов, первый 5 и второй 6 счетчики, блок 7 памяти, блок 8 формирования кодов, первую 9 и вторую 10 схемы сравнения, первый 11 и второй 12 элементы ИЛИ, сумматор 13 по модулю, мультиплексор 14, элемент И 15, формирователь 16 импульсов, выход 17 генератора. The pseudo-random sequence generator (Fig. 1) contains input 1 of the module task, input 2 of the primitive element task, input 3 of the generator start, 4 clock pulses generator, first 5 and second 6 counters, memory unit 7, code generation unit 8, first 9 and second 10 comparison schemes, the first 11 and second 12 elements OR, adder 13 modulo, multiplexer 14, element And 15, pulse shaper 16, output 17 of the generator.

Блок 8 (фиг.2) содержит умножитель 18, первый 19, второй 20 и третий 21 элементы задержки, первый 22 и второй 23 элементы ИЛИ, схему 24 сравнения, мультиплексор 25, формирователь 26 остатка, счетчик 27, триггер 28 и элемент И 29 с соответствующими связями. Block 8 (figure 2) contains a multiplier 18, the first 19, the second 20 and the third 21 delay elements, the first 22 and second 23 OR elements, a comparison circuit 24, a multiplexer 25, a remover 26, a counter 27, a trigger 28 and an AND 29 element with related links.

Генератор псевдослучайных последовательностей работает следующим образом. The pseudo-random sequence generator operates as follows.

Перед началом работы на вход 1 генератора подается значение модуля, а на вход 2 значение первообразного элемента, которые удерживаются в течение всего времени работы генератора. Начало работы генератора определяется моментом подачи на его вход 3 импульса запуска. При этом импульс запуска запускает блок 8 подготовки к работе, и, проходя через него, поступает на первые входы элементов ИЛИ 11 и 12 и на обнуляющие входы счетчиков 5 и 6, устанавливая их в нулевое состояние. Блок 8 формирует элемент базовой ПСП, который поступает на информационный вход блока 7 памяти, а также формирует адрес, по которому записывается сформированный элемент, который через мультиплексор 14 управляет блоком 7 памяти. После прихода с блока 8 подготовки к работе импульса записи на вход разрешения записи блока 7 памяти, происходит запись сформированного элемента по заданному адресу. После записи Р-1 элементов базовой ПСП в блок 7 памяти, блок 8 вырабатывает единичный потенциал свидетельствующий о том, что генератор готов к работе и подает его на элемент И 15. Тактовые импульсы с выхода генератора 4 тактовых импульсов через открытый элемент И 15 поступают на счетный вход счетчика 5, который осуществляет их последовательное суммирование. При этом модуль пересчета счетчиков 5 и 6 будет определяться величиной длительности ПСП, поступаемой с третьего выхода блока 8 на первые входы схем 9 и 10 сравнения. После подсчета счетчиком 5 количества импульсов, равного длительности ПСП, срабатывает схема 9 сравнения, и импульс с ее выхода обнуляет счетчик 5. Счетчик 6 подсчитывает этот импульс с выхода схемы 9 сравнения. Схема 10 сравнения срабатывает по мере того, как объем счетчика 6 достигает значения длительности ПСП и обнуляет своим импульсом счетчик 6. Выходы счетчиков 5 и 6 соединены со вторым и третьим входом сумматора 13 по модулю. Сумматор 13 по модулю производит суммирование по модулю (равному величине длительности ПСП) входной информации и формирует адрес считывания ПСП, который через мультиплексор 14 поступает на блок 7 памяти. Формирователь 16 импульсов формирует импульсы чтения для блока 7 памяти, при подаче которых на его вход разрешения чтения на выходе этого блока, являющегося выходом устройства, появляются символы ПСП в соответствии с формируемыми адресами. Before starting work, the value of the module is supplied to input 1 of the generator, and to input 2 the value of the antiderivative element, which are held for the entire time the generator is operating. The start of operation of the generator is determined by the moment of feeding 3 start pulses to its input. In this case, the start pulse starts the unit 8 for preparation for work, and, passing through it, enters the first inputs of the OR elements 11 and 12 and to the zeroing inputs of the counters 5 and 6, setting them to zero. Block 8 forms the element of the basic memory bandwidth, which is fed to the information input of the memory block 7, and also forms the address at which the formed element is recorded, which through the multiplexer 14 controls the memory block 7. After the arrival of the write pulse from the unit 8 to the write enable input of the memory unit 7, the formed element is recorded at the specified address. After recording the P-1 elements of the basic memory bandwidth in block 7 of memory, block 8 generates a single potential indicating that the generator is ready for operation and feeds it to element And 15. Clock pulses from the output of the generator 4 clock pulses through the open element And 15 are fed to counter input counter 5, which carries out their sequential summation. At the same time, the counting module for counters 5 and 6 will be determined by the value of the memory bandwidth received from the third output of block 8 to the first inputs of comparison circuits 9 and 10. After counting by the counter 5 the number of pulses equal to the duration of the memory bandwidth, the comparison circuit 9 is activated, and the pulse from its output resets the counter 5. Counter 6 counts this pulse from the output of the comparison circuit 9. The comparison circuit 10 is triggered as the volume of the counter 6 reaches the value of the duration of the memory bandwidth and resets the pulse to its counter 6. The outputs of the counters 5 and 6 are connected to the second and third input of the adder 13 modulo. The adder 13 modulo performs a summation modulo (equal to the duration of the memory bandwidth) of the input information and generates a read address of the memory bandwidth, which through the multiplexer 14 is supplied to the memory unit 7. The pulse shaper 16 generates read pulses for the memory block 7, upon supply of which read permission at the output of this block, which is the output of the device, the PCP symbols appear in accordance with the generated addresses.

Очевидно, что последовательность адресов, формируемая сумматором 14, имеет вид 0, 1, 2, 3.....N-1,1,2,3.....N-1,0,2,3.....N-1,0,1....., где N - период ПСП. Obviously, the sequence of addresses formed by the adder 14 has the form 0, 1, 2, 3 ..... N-1,1,2,3 ..... N-1,0,2,3 ... ..N-1,0,1 ....., where N is the period of the SRP.

Таким образом, генератор псевдослучайных последовательностей формирует псевдослучайную последовательность и все ее автоморфные преобразования, т. е. циклические сдвижки. Thus, the pseudo-random sequence generator generates a pseudo-random sequence and all its automorphic transformations, i.e., cyclic shifts.

Блок 8 (фиг.2) работает следующим образом. Block 8 (figure 2) works as follows.

В данном устройстве блок 8 реализует функцию генератора кодов квадратичных вычетов, правила формирования которых приведены в книге Свердлик М.Б. Оптимальные дискретные сигналы. М. : Сов. радио, 1975. Код модуля, воздействуя на первый вход блока 8, определяет поле GF(P), в котором будет осуществляться формирование кодов квадратичных вычетов. Этот код поступает на первый вход формирователя 26 остатка, на первый вход схемы 24 сравнения и на третий выход, который является выходом задания длины ПСП. На второй вход блока 8 воздействует код первообразного элемента, импульс запуска устройства, поступает на третий вход блока, проходит на его второй выход, переводит триггер 28 в единичное состояние, записывает в счетчик 27 единицу и поступает на вход элемента 19 задержки. После того, как произошла установка триггера 28 и счетчика 27, импульс с выхода элемента 19 задержки, проходя через элемент 23 ИЛИ, поступает на вход блока 7 разрешения записи. В результате в блок 7 памяти по нулевому адресу (так как адрес поступает через мультиплексор 14 с выхода сумматора 13, а счетчики 5 и 6 обнулены) записывается единица. Одновременно импульс с выхода элемента 19 задержки поступает на управляющий вход мультиплексора 25 и на его первый информационный вход. В результате мультиплексор 25 оказывается скоммутированным таким образом, что на его выходе единица оказывается в самом младшем разряде, а в остальных разрядах - нули. Блок 18 осуществляет умножение первообразного элемента θ на единицу и результат выдает на второй информационный вход формирователя 26 остатка. К этому времени импульс, прошедший через элемент ИЛИ 22, элемент 21 задержки и открытый элемент И 29, запускает формирователь 26 остатка в работу. По мере того, как формирователь 26 остатка осуществляет вычисление остатка по модулю Р, он выдает на свой управляющий выход импульс, а на информационный выход - величину сформированного остатка. Импульс с выхода формирователя 26 остатка поступает на управляющий вход мультиплексора 14, а через элемент ИЛИ 23 поступает на вход разрешения записи блока 7 памяти. В результате выход мультиплексора 14 оказывается скоммутированным с его первым входом, и в блок 7 памяти по адресу, задаваемому величиной остатка, записывается содержимое счетчика 27 (единица, так как θ¹= θ). Этот же импульс с выхода формирователя 26 остатка через элемент 20 задержки поступает на счетный вход счетчика 27, добавляя к его содержимому единицу, а также поступает через цепочку элемента ИЛИ 22, элемента 21 задержки и элемента И 29 на управляющий вход формирователя 26 остатка. На втором входе формирователя 26 остатка к этому времени образуется величина θ², которую формирователь 26 остатка приводит по модулю Р. Далее работа блока происходит как описано выше. Как только содержимое счетчика станет равным величине модуля, сработает схема 24 сравнения, которая обнуляет счетчик 27 и переводит триггер 28 в нулевое состояние. При этом единичный потенциал с инверсного выхода триггера 28 открывает элемент И 15 (фиг.1) и генератор переходит в режим генерации псевдослучайных последовательностей, записанных, к этому времени в блок 7 памяти.In this device, block 8 implements the function of a generator of quadratic residue codes, the rules for the formation of which are given in the book Sverdlik MB Optimal discrete signals. M.: Sov. radio, 1975. The module code, acting on the first input of block 8, determines the field GF (P), in which the quadratic residue codes will be generated. This code is fed to the first input of the residual shaper 26, to the first input of the comparison circuit 24, and to the third output, which is the output of setting the length of the memory bandwidth. The second input of block 8 is affected by the code of the antiderivative element, the device start-up pulse arrives at the third input of the block, passes to its second output, puts the trigger 28 in a single state, writes one to the counter 27 and goes to the input of the delay element 19. After the installation of the trigger 28 and the counter 27, the pulse from the output of the delay element 19, passing through the OR element 23, is fed to the input of the recording permission unit 7. As a result, a memory unit is written to the memory unit 7 at the zero address (since the address enters through the multiplexer 14 from the output of the adder 13, and the counters 5 and 6 are reset). At the same time, the pulse from the output of the delay element 19 is supplied to the control input of the multiplexer 25 and to its first information input. As a result, the multiplexer 25 is switched in such a way that at its output the unit is in the lowest order, and in the remaining bits - zeros. Block 18 multiplies the antiderivative element θ by one and the result provides the second information input of the shaper 26 of the remainder. By this time, the pulse passed through the OR element 22, the delay element 21 and the open element And 29, starts the remover 26 in the work. As the residual shaper 26 calculates the remainder modulo P, it gives a pulse to its control output, and the value of the generated remainder to the information output. The pulse from the output of the shaper 26 of the remainder is fed to the control input of the multiplexer 14, and through the OR element 23 is fed to the input of the write permission of the memory unit 7. As a result, the output of the multiplexer 14 turns out to be switched with its first input, and the contents of the counter 27 (unit, since θ ¹ = θ) are written to the memory unit 7 at the address specified by the remainder value. The same pulse from the output of the residual shaper 26 through the delay element 20 enters the counting input of the counter 27, adding one to its contents, and also enters through the chain of the OR element 22, the delay element 21 and the And 29 element to the control input of the remainder 26. At the second input of the residual shaper 26, by this time a value θ ² is formed, which the residual shaper 26 leads modulo P. Next, the operation of the block occurs as described above. As soon as the contents of the counter become equal to the value of the module, the comparison circuit 24 will work, which will reset the counter 27 and translate the trigger 28 to the zero state. In this case, the unit potential from the inverted output of the trigger 28 opens the And element 15 (Fig. 1) and the generator goes into the mode of generating pseudorandom sequences recorded by this time in the memory unit 7.

Итак, предлагаемый генератор ПСП позволяет генерировать псевдослучайные последовательности различной длительности и различной структуры, а также все их циклические сдвижки. Путем изменения величины модуля Р и первообразного элемента θ обеспечивается изменение структуры и длительности генерируемых последовательностей. Причем при изменении структуры блока 8 могут быть изменены классы генерируемых последовательностей. В предлагаемом устройстве структура блока 8 предназначена для генерирования последовательностей типа кодов квадратичных вычетов. So, the proposed PSP generator allows you to generate pseudo-random sequences of various durations and various structures, as well as all their cyclic shifts. By changing the magnitude of the modulus P and the antiderivative element θ, the structure and duration of the generated sequences are changed. Moreover, when changing the structure of block 8, the classes of generated sequences can be changed. In the proposed device, the structure of block 8 is designed to generate sequences such as quadratic residue codes.

Технико-экономическая эффективность предлагаемого изобретения заключается в расширении области применения за счет гибкого реагирования на состояние канала связи путем изменения структуры и длительности генерируемых последовательностей. The technical and economic efficiency of the invention consists in expanding the scope due to the flexible response to the state of the communication channel by changing the structure and duration of the generated sequences.

Claims

1. Pseudo-random sequence generator, comprising a clock pulse generator, two pulse counters and a memory unit, characterized in that, in order to expand the functionality, a code generation unit, two comparison units, two OR elements, an adder modulo, a multiplexer, are introduced into it element And, a pulse shaper, and the first input of the code generation unit is connected to the input of the module job, the second input is with the input of the antiderivative element task, the third input is with the start input, the first output of the block is formed The code is connected to the first input of the AND element, the second output to the first inputs of the first and second OR elements, the third output to the first inputs of the comparison blocks and the adder modulo, the fourth output to the first input of the multiplexer, the fifth output to the control input of the multiplexer, the sixth output is with the information input of the memory block, and the seventh output is with the recording permission input of the memory block, the output of the clock pulse generator is connected to the second input of the And element, the output of which is connected to the counting input of the first pulse counter and the input a pulse shaper, the output of which is connected to the read permission input of the memory block, the output of the first pulse counter is connected to the second inputs of the adder modulo and the first comparison unit, the output of which is connected to the second input of the first OR element and to the counting input of the second pulse counter, the output of which is connected to the third the adder input modulo and with the second input of the second comparison unit, the output of which is connected to the second input of the second OR element, the output of which is connected to the zeroing input of the second pulse counter c, the output of the first OR element is connected to the zeroing input of the first pulse counter, the modulator adder output is connected to the second input of the multiplexer, the output of which is connected to the address input of the memory block, the output of which is the generator output.

2. The generator according to claim 1, characterized in that the code generation unit comprises a multiplier, three delay elements, two OR elements, a comparison unit, a multiplexer, a residual shaper, a pulse counter, a trigger and an AND element, the first input of the block is connected to the first inputs of the shaper the remainder and the comparison block and the third input of the block, the second input is with the first input of the multiplier, the third input is with the second input of the block, with the input of setting the single state of the trigger, with the input of setting the single state of the pulse counter, with the input of the first element holders, the output of which is connected to the first inputs of the first and second OR elements, with the control and first information inputs of the multiplexer, the output of which is connected to the second input of the multiplier, the output of which is connected to the second input of the residual shaper, the information output of which is connected to the second information input of the multiplexer and the fourth the output of the block, the control output of the residual shaper is connected to the fifth output of the block, with the second input of the first OR element, with the input of the second delay element, with the second input of the second about the OR element, the output of which is connected to the seventh output of the block, the output of the first OR element is connected to the input of the third delay element, the output of which is connected to the first input of the And element, the output of which is connected to the sixth output of the block and the second input of the comparison unit, the output of which is connected to zero the input of the pulse counter, with the installation input in the "0" trigger, the direct output of which is connected to the second input of the And element, and the inverse output to the first output of the block.