RU2022481C1

RU2022481C1 - Primary and secondary data flow transmit/receive system

Info

Publication number: RU2022481C1
Authority: RU
Inventors: М.И. Сержпинский
Original assignee: Научно-исследовательский институт цифровых систем передачи информации "Такт"
Priority date: 1990-06-12
Filing date: 1990-06-12
Publication date: 1994-10-30

Abstract

FIELD: electric communications. SUBSTANCE: system has on sending end transformers, flip- flops, AND gate, OR gate, clock frequency discriminator, pulse shaper, counter-divider, NOT gate; on receiving end it has computing unit, shift registers. flip-flops, AND gate, keys, transformer, clock frequency discriminator, pulse shaper, and counter-divider. EFFECT: improved validity of secondary data flow reception and transmission. 4 dwg

Description

Изобретение относится к электросвязи и предназначено для передачи первичного и вторичного потоков данных, в частности по оптическому волокну. The invention relates to telecommunications and is intended for the transmission of primary and secondary data streams, in particular via optical fiber.

Известна оптическая система с биполярным сигналом, содержащая на передающей части преобразователь, два компаратора, три триггера, выделитель тактовой частоты, три элемента И-НЕ и оптический передатчик, на приемной части - фотодетектор, выделитель тактовой частоты, семь триггеров, шесть элементов И-НЕ, логическую схему, аналоговый усилитель. A known optical system with a bipolar signal, containing on the transmitting part a converter, two comparators, three flip-flops, a clock selector, three I-NOT elements and an optical transmitter, on the receiving part - a photo detector, a clock selector, seven triggers, six I-NOT elements , logic circuit, analog amplifier.

Недостатком известной системы является невозможность передачи вторичного потока данных. В этой системе осуществлено двойное преобразование сигнала HDB-NPZ - СМ1, что снижает надежность системы. A disadvantage of the known system is the inability to transmit a secondary data stream. In this system, the double conversion of the signal HDB-NPZ - CM1, which reduces the reliability of the system.

Известна также система передачи по оптическому волокну первичного и вторичного потоков данных, содержащая на передающей части трансформатор, шесть триггеров, два устройства задержки, формирователь импульсов, четыре элемента И, два элемента ИЛИ, выделитель тактовой частоты. На приемной части система содержит решающее устройство (схема дискретизации), сдвиговый регистр, четыре элемента И, пять триггеров, два транзисторных ключа, трансформатор, формирователь импульсов (устройство ответвления) и выделитель тактовой частоты. Also known is a optical fiber transmission system of primary and secondary data streams, comprising a transformer, six triggers, two delay devices, a pulse shaper, four AND elements, two OR elements, a clock selector on the transmitting part. At the receiving part, the system contains a decisive device (sampling circuit), a shift register, four AND elements, five triggers, two transistor switches, a transformer, a pulse shaper (branch device) and a clock selector.

Недостатком известной системы является невозможность передачи вторичного потока данных в том случае, когда в первичном потоке данных присутствуют одни единичные посылки, а также низкая надежность передачи вторичного потока данных. A disadvantage of the known system is the impossibility of transmitting a secondary data stream in the case when in the primary data stream there are only single premises, as well as the low reliability of the transmission of the secondary data stream.

Цель изобретения - повышение достоверности передачи и приема вторичного потока данных путем замены кодовой комбинации 11 кода МСМ1 на кодовую комбинацию 10 и путем повышения стабильности формирования тактовой частоты. The purpose of the invention is to increase the reliability of the transmission and reception of the secondary data stream by replacing the code combination 11 of the MCM1 code with the code combination 10 and by increasing the stability of the formation of the clock frequency.

Поставленная цель достигается тем, что в систему, содержащую на передающей стороне выделитель тактовой частоты, вход которого подключен к первому выводу первичной обмотки трансформатора, первый и второй выводы вторичной обмотки которого подключены к D-входам соответственно первого и второго триггеров, С-входы которых объединены, третий триггер, формирователь импульсов, элемент И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого подключен к инверсному выходу второго триггера, выход первого триггера соединен с первым входом элемента И, второй вывод первичной обмотки трансформатора и средний вывод вторичной обмотки трансформатора подключены к общей шине, причем первый вывод первичной обмотки трансформатора является входом первичного потока данных передающей стороны, входом вторичного потока данных которой является D-вход третьего триггера, а на приемной стороне - решающий блок, инверсный выход которого соединен с первым входом первого элемента И и входом четвертого элемента И, второй вход которого подключен к прямому выходу сдвигового регистра, второй вход которого соединен с выходом формирователя импульсов и с вторым входом решающего блока, первый вход которого соединен с входом выделителя тактовой частоты, прямой выход которого соединен с входом формирователя импульсов, с С-входом первого триггера, с С-входом второго триггера и с С-входом третьего триггера, выход которого соединен с S-входом четвертого триггера, выход которого соединен с D-входом пятого триггера, С-вход которого подключен к С-входу четвертого триггера, инверсный выход выделителя тактовой частоты соединен с вторыми входами третьего и второго элементов И, выходы которых соединены с входами соответственно первого и второго ключей, выходы которых подключены соответственно к первому и второму выводам первичной обмотки трансформатора, прямой выход решающего блока соединен с первым входом сдвигового регистра, инверсный выход которого подключен к второму входу первого элемента И, выход которого соединен с D-входом первого триггера, выход которого соединен с первым входом второго элемента И, выход второго триггера соединен с первым входом третьего элемента И, вход четвертого элемента И подключен к D-входу третьего триггера, средний вывод первичной обмотки трансформатора и второй вывод вторичной обмотки трансформатора подключены к общей шине, при этом первый вход решающего блока является входом приемной стороны, выходами первичного и вторичного потоков данных которой является соответственно первый вывод вторичной обмотки трансформатора и выход пятого триггера, введены на передающей стороне элемент ИЛИ-НЕ, четвертый, пятый, шестой и седьмой триггеры и счетчик-делитель, выход которого соединен с С-входом третьего триггера, выход которого соединен с С-входом пятого триггера, выход которого соединен с первым входом элемента ИЛИ-НЕ, выход которого соединен с D-входом шестого триггера, выход которого соединен с D-входом седьмого триггера, выход которого соединен с S-входом пятого триггера, с R-входом шестого триггера и с третьим входом элемента ИЛИ, выход которого соединен с D-входом четвертого триггера, С-вход которого подключен к С-входу шестого триггера, а С-входы седьмого, шестого и четвертого триггеров соединены с выходами формирователя импульсов, вход которого соединен с вторым входом элемента И, с выходом выделителя тактовой частоты, с входом счетчика-делителя и с С-входом первого триггера, D-вход которого подключен к второму входу элемента ИЛИ-НЕ, при этом выход четвертого триггера является выходом передающей стороны, а на приемной стороне введен счетчик-делитель, выход которого соединен с С-входом четвертого триггера, при этом прямой выход выделителя тактовой частоты соединен с входом счетчика-делителя, а D-вход второго триггера подключен к прямому выходу сдвигового регистра. This goal is achieved by the fact that in a system containing a clock selector on the transmitting side, the input of which is connected to the first output of the primary winding of the transformer, the first and second outputs of the secondary winding of which are connected to the D-inputs of the first and second triggers, the C-inputs of which are combined , the third trigger, a pulse shaper, the AND element, the output of which is connected to the first input of the OR element, the second input of which is connected to the inverse output of the second trigger, the output of the first trigger is connected to the first input of the element And, the second terminal of the primary winding of the transformer and the middle terminal of the secondary winding of the transformer are connected to a common bus, the first terminal of the primary winding of the transformer being the input of the primary data stream of the transmitting side, the input of the secondary data stream of which is the D-input of the third trigger, and at the receiving side - a decisive unit, the inverse output of which is connected to the first input of the first element And and the input of the fourth element And, the second input of which is connected to the direct output of the shift register , the second input of which is connected to the output of the pulse shaper and to the second input of the deciding unit, the first input of which is connected to the input of the clock selector, the direct output of which is connected to the input of the pulse shaper, with the C input of the first trigger, with the C input of the second trigger and with The C-input of the third trigger, the output of which is connected to the S-input of the fourth trigger, the output of which is connected to the D-input of the fifth trigger, the C-input of which is connected to the C-input of the fourth trigger, the inverse output of the clock selector is connected to W by the second inputs of the third and second elements And, the outputs of which are connected to the inputs of the first and second keys, respectively, the outputs of which are connected respectively to the first and second terminals of the transformer primary winding, the direct output of the decision unit is connected to the first input of the shift register, the inverse output of which is connected to the second input the first element And, the output of which is connected to the D-input of the first trigger, the output of which is connected to the first input of the second element And, the output of the second trigger is connected to the first input of the third of the And element, the input of the fourth And element is connected to the D-input of the third trigger, the middle terminal of the transformer primary winding and the second terminal of the transformer secondary are connected to the common bus, while the first input of the decision unit is the input of the receiving side, the outputs of the primary and secondary data streams of which are accordingly, the first output of the secondary winding of the transformer and the output of the fifth trigger, an OR-NOT element, a fourth, fifth, sixth and seventh triggers and a divider counter are introduced on the transmitting side the second is connected to the C-input of the third trigger, the output of which is connected to the C-input of the fifth trigger, the output of which is connected to the first input of the OR-NOT element, the output of which is connected to the D-input of the sixth trigger, the output of which is connected to the D-input of the seventh trigger, the output of which is connected to the S-input of the fifth trigger, with the R-input of the sixth trigger and to the third input of the OR element, the output of which is connected to the D-input of the fourth trigger, the C-input of which is connected to the C-input of the sixth trigger, and the C-inputs of the seventh the sixth and fourth triggers are connected to the output pulse shaper, the input of which is connected to the second input of the AND element, with the output of the clock selector, with the input of the counter-divider and with the C-input of the first trigger, the D-input of which is connected to the second input of the OR-NOT element, while the output of the fourth trigger is the output of the transmitting side, and on the receiving side a counter-divider is introduced, the output of which is connected to the C-input of the fourth trigger, while the direct output of the clock isolator is connected to the input of the counter-divider, and the D-input of the second trigger is connected to the direct move the shift register.

На фиг. 1 представлена структурная схема передающей стороны системы передачи и приема вторичного потока данных; на фиг. 2 - структурная схема приемной стороны системы; на фиг. 3 и 4 - временные диаграммы работы передающей и приемной сторон системы. In FIG. 1 is a structural diagram of a transmitting side of a transmission and reception system of a secondary data stream; in FIG. 2 is a structural diagram of the receiving side of the system; in FIG. 3 and 4 are timing diagrams of the transmitting and receiving sides of the system.

Система передачи и приема вторичного потока данных содержит на передающей стороне трансформатор 1, семь триггеров 2-8, элемент И 9, элемент ИЛИ 10, выделитель 11 тактовой частоты, формирователь 12 импульсов, счетчик-делитель 13, элемент ИЛИ-НЕ 14. На приемной стороне система содержит решающий блок 15, сдвиговый регистр 16, пять триггеров 17-21, четыре элемента И 22-25, два ключа 26, 27, трансформатор 28, выделитель 29 тактовой частоты, формирователь 30 импульсов и счетчик-делитель 31. The transmission and reception system of the secondary data stream contains on the transmitting side a transformer 1, seven flip-flops 2-8, AND element 9, OR element 10, clock frequency allocator 11, pulse shaper 12, counter-divider 13, OR-NOT 14. At the receiving The system contains a decision block 15, a shift register 16, five triggers 17-21, four And 22-25 elements, two keys 26, 27, a transformer 28, a clock isolator 29, a pulse shaper 30 and a counter-divider 31.

Система работает следующим образом. На передающей стороне системы информационный сигнал первичного потока данных в коде НDB-3 (см. фиг. 3,а) и скоростью передачи 34368 кбит/c поступает на первый вывод первичной обмотки трансформатора 1 и на выделитель 11 тактовой частоты, в котором из сигнала выделяется тактовая частота F_т = 34,368 МГц (см. фиг. 3,б). Сигнал, поступающий на D-входы триггеров 2 и 3 с первого и второго выводов вторичной обмотки трансформатора 1 стробируется тактовой частотой F_т. Сигнал с выхода триггера 2 (см. фиг. 3,г), поступает на элемент И 9, где складывается с тактовой частотой F_т. Сигнал с выхода триггера 3 (см. фиг. 3,д) поступает на элемент ИЛИ 10, где складывается с сигналами с выходов элемента И 9 (см. фиг. 3,е) и триггера 8 (см. фиг. 3,n), с выхода элемента ИЛИ 10 сигнал (см. фиг. 3, ж) поступает на D-вход триггера 4, где стробируется импульсам (см. фиг. 3,в) двойной тактовой частоты 2F_т = 68,736 МГц, полученными с помощью формирователя 12 импульсов из тактовой частоты F_т. Сигнал с выхода триггера 4 (см. фиг. 3,з) в коде МСМ1 поступает в канал связи. Информационный сигнал (см. фиг. 3,и) вторичного потока данных в формате RZ и скоростью передачи 64 кбит/с поступает на D-вход триггера 5 и стробируется импульсами (см. фиг. 3, к), следующими с частотой 64 кГц, которые получены путем деления тактовой частоты F_т на 537 с помощью счетчика-делителя 13. Сигнал с выхода триггера 5 (см. фиг. 3,л) своим передним фронтом устанавливает триггер 6 (см. фиг. 3,м) в состояние логического нуля и разрешает тем самым прохождение импульса с первого вывода вторичной обмотки трансформатора 1 через элемент ИЛИ-НЕ 14 (см. фиг. 3,н). Этот импульс записывается передним фронтом импульса сигнала двойной тактовой частоты 2F_т в триггер 7 (см. фиг. 3,о) и далее следующим импульсом двойной тактовой частоты 2 F_т - в триггер 8. Сигнал с триггера 8 поступает на элемент ИЛИ 10, а также устанавливает триггер 6 в состояние логической единицы, а триггер 7 - в состояние логического нуля.The system operates as follows. On the transmitting side of the system, the information signal of the primary data stream in the NDB-3 code (see Fig. 3, a) and a transmission speed of 34368 kbit / s is supplied to the first output of the primary winding of the transformer 1 and to the clock isolator 11, in which the signal is allocated the clock frequency F _t = 34.368 MHz (see Fig. 3, b). The signal supplied to the D-inputs of triggers 2 and 3 from the first and second terminals of the secondary winding of the transformer 1 is gated with a clock frequency F _t . The signal from the output of the trigger 2 (see Fig. 3, g), is fed to the element And 9, where it is added with the clock frequency F _t . The signal from the output of trigger 3 (see Fig. 3, d) is fed to the OR element 10, where it is added to the signals from the outputs of the element And 9 (see Fig. 3, f) and trigger 8 (see Fig. 3, n) , from the output of the OR element 10, the signal (see Fig. 3, g) is fed to the D-input of trigger 4, where it is gated to pulses (see Fig. 3, c) of a double clock frequency 2F _t = 68.736 MHz, obtained using shaper 12 pulses from the clock frequency F _t The signal from the output of trigger 4 (see Fig. 3, h) in the MCM1 code enters the communication channel. An information signal (see Fig. 3, and) of the secondary data stream in RZ format and a transmission rate of 64 kbit / s is fed to the D-input of trigger 5 and is gated by pulses (see Fig. 3, k), following with a frequency of 64 kHz, which are obtained by dividing the clock frequency F _t by 537 using the counter-divider 13. The signal from the output of trigger 5 (see Fig. 3, l) sets its trigger 6 (see Fig. 3, m) to the logic zero state and thereby allows the passage of the pulse from the first output of the secondary winding of the transformer 1 through the element OR NOT 14 (see Fig. 3, n). This pulse is recorded by the leading edge of the pulse of the double clock signal 2F _t in trigger 7 (see Fig. 3, about) and then the next pulse of the double clock frequency 2 F _t in trigger 8. The signal from trigger 8 is sent to the element OR 10, and also sets trigger 6 to the state of a logical unit, and trigger 7 to a state of logical zero.

На приемной стороне (см. фиг. 2) сигнал в коде МСМ1, поступивший из канала связи, решенный по амплитуде (см. фиг. 4,а) поступает на вход решающего блока 15 и выделителя 29 тактовой частоты, где происходит формирование тактовой последовательности с частотой F_т = 34,368 МГц (см. фиг. 7,б), из которой формируются импульсы двойной тактовой частоты 2F_т = 68,736 МГц (см. фиг. 7, в) с помощью формирователя 30 импульсов. В решающем блоке 15 входной сигнал решается по времени импульсами двойной тактовой частоты 2F_т (см. фиг. 4,г) и поступает на вход сдвигового регистра 16, на стробирующий вход которого поданы импульсы двойной тактовой частоты 2 F_т (см. фиг. 4,в), с выхода сдвигового регистра 16 сигнал (см. фиг. 4,д) поступает на вход триггера 18. Сигнал с инверсных выходов решающего блока 15 и сдвигового регистра 16 поступает на элемент И 22. С выхода элемента И 22 сигнал (см. фиг. 4,е) поступает на вход триггера 17. Сигналы, поступающие на входы триггеров 17 и 18, стробируются тактовой частотой F_т (см. фиг. 4, 3 и фиг. 4, ж) и поступают на элементы И 23 и 24, разрешая прохождение сигнала инверсной тактовой частоты F_т (см. фиг. 4,к и).On the receiving side (see Fig. 2), the signal in the MCM1 code, received from the communication channel, resolved in amplitude (see Fig. 4, a) is input to the decision block 15 and the clock isolator 29, where the clock sequence is formed with frequency F _t = 34.368 MHz (see Fig. 7, b), from which pulses of a double clock frequency 2F _t = 68.736 MHz are formed (see Fig. 7, c) using a pulse shaper 30. In the decisive block 15, the input signal is solved in time by pulses of a double clock frequency 2F _t (see Fig. 4d) and is fed to the input of the shift register 16, to the gate input of which pulses of a double clock frequency 2 F _{t are applied} (see Fig. 4 , c), from the output of the shift register 16, the signal (see Fig. 4, d) is fed to the input of the trigger 18. The signal from the inverse outputs of the decision block 15 and the shift register 16 is fed to the element And 22. From the output of the element And 22 the signal (see Fig. 4, f) is fed to the input of the trigger 17. The signals received at the inputs of the triggers 17 and 18 are gated frequency F _t (see. Fig. 4, 3 and Fig. 4, g) and arrive at the elements And 23 and 24, allowing the passage of the signal inverse clock frequency F _t (see. Fig. 4, k and).

С выходов элементов И 23, 24 через транзисторные ключи 26, 27 сигнал поступает на первый и второй выводы первичной обмотки трансформатора 28, с вывода 1 вторичной обмотки которого снимается суммарный сигнал (см. фиг. 4, л) первичного потока данных в коде HDB-3. Сигналы с инверсного выхода решающего блока 15 и прямого выхода сдвигового регистра 16 поступают на элемент И 25, с выхода которого сигнал (см. фиг. 4,м) поступает на вход триггера 19 и стробируется тактовой частотой F_т. Триггер 20 сигналом (см. фиг. 4, н) с выхода триггера 19 устанавливается в состояние логической единицы (см. фиг. 4,о), а импульсами (см. фиг. 4,о) частотой 64 кГц с выхода счетчика-делителя 31 устанавливается в ноль, при этом этим же импульсом производится запись в триггер 21 сигнала, поданного на его вход. С выхода триггера 21 снимается сигнал (см. фиг. 4,р) вторичного потока данных в формате NRZ.From the outputs of the elements And 23, 24 through the transistor switches 26, 27, the signal is supplied to the first and second terminals of the primary winding of the transformer 28, from the output 1 of the secondary winding of which the total signal (see Fig. 4, l) of the primary data stream in the HDB- code is taken 3. The signals from the inverse output of the decision block 15 and the direct output of the shift register 16 are fed to the element And 25, the output of which the signal (see Fig. 4, m) is fed to the input of the trigger 19 and is gated by the clock frequency F _t . The trigger 20 signal (see Fig. 4, n) from the output of the trigger 19 is set to the state of the logical unit (see Fig. 4, o), and pulses (see Fig. 4, o) with a frequency of 64 kHz from the output of the counter-divider 31 is set to zero, while the same pulse is recorded in the trigger 21 of the signal supplied to its input. The signal (see Fig. 4, p) of the secondary data stream in the NRZ format is removed from the output of the trigger 21.

Положительный эффект от использования предлагаемой системы по сравнению с прототипом заключается в повышении достоверности передачи и приема вторичного потока данных, так как для передачи вторичного потока данных используется перекодировка единичных посылок типа 11 первичного потока данных в посылки типа 10. The positive effect of using the proposed system compared to the prototype is to increase the reliability of the transmission and reception of the secondary data stream, as for the transmission of the secondary data stream, the conversion of single packages of type 11 of the primary data stream to the type 10 packages is used.

Claims

TRANSMISSION AND RECEIVING SYSTEM OF PRIMARY AND SECONDARY DATA FLOWS, containing on the transmitting side a clock isolator, the input of which is connected to the first terminal of the transformer primary winding, the first and second terminals of which secondary winding are connected to the D-inputs of the first and second triggers, C-inputs of which combined, the third trigger, pulse former, AND element, the output of which is connected to the first input of the OR element, the second input of which is connected to the inverse output of the second trigger, the output of the first trigger The era is connected to the first input of the And element, the second terminal of the primary winding of the transformer and the middle terminal of the secondary winding of the transformer are connected to a common bus, the first terminal of the primary winding of the transformer being the input of the primary data stream of the transmitting side, the input of the secondary data stream of which is the D-input of the third trigger, and on the receiving side, a decision block whose inverse output is connected to the first input of the first element And and the input of the fourth element And, the second input of which is connected to the direct output gaming register, the second input of which is connected to the output of the pulse shaper and to the second input of the deciding unit, the first input of which is connected to the input of the clock selector, the direct output of which is connected to the input of the pulse shaper, with C-inputs of the first, second and third triggers, the output of the last connected to the S-input of the fourth trigger, the output of which is connected to the D-input of the fifth trigger, the C-input of which is connected to the C-input of the fourth trigger, the inverse output of the clock selector is connected to the second inputs a third of the first and second elements And, the outputs of which are connected to the inputs of the first and second keys, respectively, the outputs of which are connected respectively to the first and second outputs of the primary winding of the transformer, the direct output of the decision unit is connected to the first input of the shift register, the inverse output of which is connected to the second input of the first element And, the output of which is connected to the D-input of the first trigger, the output of which is connected to the first input of the second element And, the output of the second trigger is connected to the first input of the third element And, the input is even the grounded element And is connected to the D-input of the third trigger, the middle output of the primary and second output of the secondary windings of the transformer are connected to a common bus, while the first input of the decision unit is the input of the receiving side, the outputs of the primary and secondary data streams of which are, respectively, the first output of the secondary winding of the transformer and the output of the fifth trigger, characterized in that in order to increase the reliability of the transmission and reception of the secondary data stream, an OR-NOT element is introduced on the transmitting side, the fourth - the seventh riggers and a counter-divider, the output of which is connected to the C-input of the third trigger, the output of which is connected to the C-input of the fifth trigger, the output of which is connected to the first input of the OR element - NOT, the output of which is connected to the D-input of the sixth trigger, the output of which is connected with the D-input of the seventh trigger, the output of which is connected to the S-input of the fifth trigger, with the R-input of the sixth trigger and with the third input of the OR element, the output of which is connected to the D-input of the fourth trigger, the C-input of which is connected to the C-input of the sixth trigger, and the C-inputs of the seventh, sixth and h of the flip-flop trigger are connected to the output of the pulse former, the input of which is connected to the second input of the And element, with the output of the clock selector, with the input of the counter-divider and with the C-input of the first trigger, the D-input of which is connected to the second input of the OR element - NOT, when the output of the fourth trigger is the output of the transmitting side, and on the receiving side a counter-divider is introduced, the output of which is connected to the C-input of the fourth trigger, while the direct output of the clock isolator is connected to the input of the counter-divider, and the D-input is W cerned trigger is connected to the direct output of the shift register.