RU2017125009A - Изготовление свободного от дефектов устройства на основе ребра в области поперечного эпитаксиального наращивания - Google Patents
Изготовление свободного от дефектов устройства на основе ребра в области поперечного эпитаксиального наращивания Download PDFInfo
- Publication number
- RU2017125009A RU2017125009A RU2017125009A RU2017125009A RU2017125009A RU 2017125009 A RU2017125009 A RU 2017125009A RU 2017125009 A RU2017125009 A RU 2017125009A RU 2017125009 A RU2017125009 A RU 2017125009A RU 2017125009 A RU2017125009 A RU 2017125009A
- Authority
- RU
- Russia
- Prior art keywords
- layer
- semiconductor
- width
- height
- semiconductor material
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title 1
- 239000004065 semiconductor Substances 0.000 claims 46
- 239000000463 material Substances 0.000 claims 42
- 238000000034 method Methods 0.000 claims 23
- 238000005530 etching Methods 0.000 claims 12
- 239000000758 substrate Substances 0.000 claims 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 4
- 229910052785 arsenic Inorganic materials 0.000 claims 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims 4
- 229910052732 germanium Inorganic materials 0.000 claims 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims 4
- 229910052738 indium Inorganic materials 0.000 claims 4
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims 4
- 229910052710 silicon Inorganic materials 0.000 claims 4
- 239000010703 silicon Substances 0.000 claims 4
- 238000005498 polishing Methods 0.000 claims 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims 2
- 229910052782 aluminium Inorganic materials 0.000 claims 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 2
- 239000013078 crystal Substances 0.000 claims 2
- 229910052733 gallium Inorganic materials 0.000 claims 2
- 238000009413 insulation Methods 0.000 claims 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Claims (63)
1. Способ формирования пары ребер электронного устройства, характеризующийся тем, что:
выполняют эпитаксиальное выращивание первого слоя первого эпитаксиального материала на поверхности подложки на дне щели, сформированной несколькими областями узкощелевой изоляции (STI), имеющими боковые стенки STI, определяющие первую ширину и первую высоту щели;
выполняют эпитаксиальное выращивание второго слоя второго эпитаксиального материала на первом слое в щели и поверх верхних поверхностей областей STI до второй высоты над первой высотой, причем второй слой имеет вторую ширину, простирающуюся поверх щели и поверх участков верхних поверхностей областей STI; и
структурируют и вытравливают второй слой для формирования пары ребер электронного устройства поверх участков верхних поверхностей областей STI, при этом каждый из указанных участков расположен рядом с боковыми стенками щели, причем при вытравливании выполняют травление второго слоя для удаления второго слоя на указанной первой ширине сверху и внутри щели, чтобы раскрыть по меньшей мере верхнюю поверхность первого слоя.
2. Способ по п. 1, в котором травление включает в себя травление второго и первого слоев для удаления первого и второго слоев на первой ширине сверху и внутри щели для того, чтобы раскрыть поверхность подложки на дне щели.
3. Способ по п. 1, в котором также:
формируют слой STI в обработанной травлением щели и поверх пары ребер электронного устройства;
полируют указанный слой STI для формирования плоской поверхности поверх верхней поверхности указанной пары ребер электронного устройства; и подвергают обработке травлением отполированный слой STI для того, чтобы раскрыть участок устройства на каждом ребре указанной пары ребер электронного устройства, причем указанный участок устройства содержит второй материал.
4. Способ по п. 3, в котором также:
формируют транзисторное устройство по меньшей мере на одной боковой стенке устройства каждого ребра указанной пары ребер электронного устройства.
5. Способ по п. 1, в котором первая высота составляет по меньшей мере 1,5 размера первой ширины.
6. Способ по п. 1, в котором первая ширина составляет от 10 до 100 нанометров (нм), и первая высота составляет от 30 до 300 нм.
7. Способ по п. 1, в котором поверхность подложки является кремниевой и имеет индекс (100) ориентации кристалла.
8. Способ по п. 1, в котором второй слой содержит (1) буферный слой, выращенный от верхней поверхности первого слоя, и (2) слой устройства, выращенный от верхней поверхности буферного слоя.
9. Способ по п. 1, в котором также перед структуризацией полируют верхнюю поверхность второго слоя для формирования плоской поверхности второго слоя, имеющей третью высоту над первой высотой и поверх верхних поверхностей областей STI.
10. Способ по п. 1, в котором эпитаксиальное выращивание указанного второго слоя включает в себя эпитаксиальное выращивание второго слоя второго эпитаксиального материала от первого слоя в указанной щели.
11. Способ по п.1, в котором травление включает в себя травление указанного второго слоя для удаления второго слоя на первой ширине и по меньшей мере второй высоте сверху и внутри щели.
12. Способ по п.1, в котором травление включает в себя травление указанного второго слоя для удаления второго слоя сверху и внутри щели на первой ширине до глубины, которая находится по меньшей мере ниже указанных верхних поверхностей областей STI.
13. Способ по п.1, в котором травление включает в себя травление первого и второго слоев для удаления второго эпитаксиального слоя сверху участков указанных верхних поверхностей областей STI на ширине сбоку от указанной щели.
14. Способ формирования пары ребер электронного устройства, характеризующийся тем, что:
выполняют эпитаксиальное выращивание первого слоя первого эпитаксиального материала на поверхности подложки на дне щели, сформированной несколькими областями узкощелевой изоляции (STI), имеющими боковые стенки STI, определяющие первую ширину и первую высоту указанной щели, при этом первый слой имеет вторую высоту, которая меньше, чем первая высота;
выполняют эпитаксиальное выращивание второго слоя второго эпитаксиального материала на первом слое в щели и поверх верхних поверхностей областей STI до третьей высоты над первой высотой, при этом второй слой имеет третью ширину, простирающуюся поверх щели и поверх первых участков верхних поверхностей областей STI;
выполняют эпитаксиальное выращивание третьего слоя третьего эпитаксиального материала на верхней поверхности второго слоя до четвертой высоты над первой высотой, причем четвертая высота больше, чем третья высота, и третий слой имеет четвертую ширину, простирающуюся поверх верхней поверхности второго слоя и поверх вторых участков верхних поверхностей областей STI;
полируют верхнюю поверхность третьего слоя для формирования четвертого слоя, имеющего плоскую поверхность с пятой шириной, при этом четвертый слой имеет пятую высоту над первой высотой и над верхними поверхностями областей STI, пятая высота меньше, чем четвертая высота, но больше, чем третья высота;
структурируют плоскую поверхность для формирования двух масок поверх двух участков указанной пятой ширины, при этом каждый из указанных двух участков имеет шестую ширину, которая меньше, чем половина пятой ширины, каждый из указанных двух участков расположен рядом с боковыми стенками щели, и поверх верхних поверхностей областей STI; и
выполняют травление четвертого, второго и первого слоев для формирования пары ребер электронного устройства, при этом травление включает:
удаление на указанной первой ширине первого, второго и четвертого эпитаксиальных слоев в щели, с тем чтобы открыть поверхность подложки на дне щели;
удаление второго и четвертого эпитаксиальных слоев на ширине - сверху участков четвертой ширины и сбоку от щели, - с тем чтобы открыть верхние поверхности областей STI.
15. Способ по п. 14, в котором первая высота составляет по меньшей мере 1,5 размера первой ширины, при этом первый слой имеет вторую ширину, которая меньше или равна указанной первой ширине.
16. Способ по п. 14, в котором второй слой содержит буферный слой, выращенный от верхней поверхности первого слоя.
17. Способ по п. 14, в котором третий слой содержит слой устройства, выращенный от верхней поверхности второго слоя.
18. Способ по п. 17, в котором слой устройства имеет такую же постоянную кристаллической решетки, как и верхняя поверхность второго слоя.
19. Способ по п. 14, в котором четвертый слой содержит второй эпитаксиальный материал и третий эпитаксиальный материал.
20. Способ по п. 14, в котором пара ребер электронного устройства содержит (1) участок второго материала, имеющий третью ширину, простирающуюся поверх первых участков верхних поверхностей областей STI, и (2) участок третьего материала, имеющий четвертую ширину, простирающийся поверх верхней поверхности второго слоя и поверх первых участков верхних поверхностей областей STI.
21. Способ по п. 14, в котором также:
формируют слой STI в вытравленной щели и поверх указанной пары ребер электронного устройства;
полируют слой STI для формирования плоской поверхности поверх верхней поверхности указанной пары ребер электронного устройства; и
вытравливают полированный слой STI, чтобы раскрыть участок устройства каждого ребра из указанной пары ребер электронного устройства, при этом каждый участок устройства содержит третий материал и имеет две боковых стенки устройства.
22. Способ по п. 21, в котором также формируют транзисторное устройство на указанных двух боковых стенках устройства каждого ребра из указанной пары ребер электронного устройства.
23. Способ по п. 14, в котором эпитаксиальное выращивание указанного второго слоя включает в себя эпитаксиальное выращивание второго слоя указанного второго эпитаксиального материала от первого слоя в указанной щели, при этом эпитаксиальное выращивание указанного третьего слоя включает в себя эпитаксиальное выращивание третьего слоя указанного третьего эпитаксиального материала от верхней поверхности второго слоя.
24. Структура интегральной схемы, содержащая:
первый диэлектрический слой над подложкой, причем указанный первый диэлектрический слой имеет верхнюю поверхность и боковую стенку;
полупроводниковое ребро на первом диэлектрическом слое, причем указанное полупроводниковое ребро имеет верхнюю поверхность, первую боковую стенку и вторую боковую стенку, при этом первая боковая стенка по существу лежит в одной плоскости с боковой стенкой первого диэлектрического слоя, а вторая боковая стенка противоположна первой боковой стенке; и
второй диэлектрический слой, имеющий первый участок, прилегающий к боковой стенке первого диэлектрического слоя и к нижней части первой боковой стенки полупроводникового ребра, при этом второй диэлектрический слой имеет второй участок, расположенный на указанной верхней поверхности первого диэлектрического слоя и прилегающий к нижней части второй боковой стенки полупроводникового ребра.
25. Структура интегральной схемы по п. 24, в которой первый участок второго диэлектрического слоя имеет верхнюю поверхность, лежащую по существу в одной плоскости с верхней поверхностью второго участка второго диэлектрического слоя.
26. Структура интегральной схемы по п. 24, в которой полупроводниковое ребро содержит первый полупроводниковый материал в нижней части полупроводникового ребра и второй полупроводниковый материал в верхней части полупроводникового ребра, причем второй полупроводниковый материал отличается от первого полупроводникового материала.
27. Структура интегральной схемы по п. 26, в которой первый полупроводниковый материал и второй полупроводниковый материал имеют границу раздела, находящуюся ниже верхней поверхности указанного первого участка второго диэлектрического слоя и ниже верхней поверхности указанного второго участка второго диэлектрического слоя.
28. Структура интегральной схемы по п. 27, в которой указанная граница раздела является неплоской.
29. Структура интегральной схемы по 26, в которой первый полупроводниковый материал содержит индий, алюминий и мышьяк, а второй полупроводниковый материал содержит индий и мышьяк.
30. Структура интегральной схемы по п. 29, в которой второй полупроводниковый материал также содержит галлий.
31. Структура интегральной схемы по п. 26, в которой первый полупроводниковый материал содержит кремний и германий, а второй полупроводниковый материал содержит германий.
32. Структура интегральной схемы по п. 26, в которой первый и второй полупроводниковые материалы являются полупроводниковыми материалами n-типа.
33. Структура интегральной схемы, содержащая:
полупроводниковое ребро над подложкой, причем полупроводниковое ребро имеет верхнюю поверхность, первую боковую стенку и вторую боковую стенку, при этом полупроводниковое ребро содержит первый полупроводниковый материал в нижней части полупроводникового ребра и второй полупроводниковый материал в верхней части полупроводникового ребра, причем второй полупроводниковый материал отличается от первого полупроводникового материала; и
диэлектрический слой, имеющий первый участок, прилегающий к нижней части первой боковой стенки полупроводникового ребра, а также имеющий второй участок, прилегающий к нижней части второй боковой стенки полупроводникового ребра, при этом второй полупроводниковый материал и первый полупроводниковый материал полупроводникового ребра имеют границу раздела, находящуюся ниже верхней поверхности первого участка диэлектрического слоя и ниже верхней поверхности второго участка диэлектрического слоя, причем указанная граница раздела является неплоской.
34. Структура интегральной схемы по п.33, в которой верхняя поверхность первого участка диэлектрического слоя лежит по существу в одной плоскости с верхней поверхностью второго участка диэлектрического слоя.
35. Структура интегральной схемы по п. 33, в которой первый полупроводниковый материал имеет меньшую постоянную кристаллической решетки, чем второй полупроводниковый материал.
36. Структура интегральной схемы по п. 35, в которой первый полупроводниковый материал содержит индий, алюминий и мышьяк, а второй полупроводниковый материал содержит индий и мышьяк.
37. Структура интегральной схемы по п. 36, в которой второй полупроводниковый материал также содержит галлий.
38. Структура интегральной схемы по п. 36, в которой первый полупроводниковый материал содержит кремний и германий, а второй полупроводниковый материал содержит германий.
39. Структура интегральной схемы по п.33, в которой первый и второй полупроводниковые материалы являются полупроводниковыми материалами n-типа.
40. Структура интегральной схемы по п. 33, в которой подложка является полупроводниковой подложкой, содержащей кремний.
41. Структура интегральной схемы по п. 40, в которой полупроводниковое ребро электрически изолировано от полупроводниковой подложки.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2017125009A RU2737136C2 (ru) | 2017-07-13 | 2017-07-13 | Изготовление свободного от дефектов устройства на основе ребра в области поперечного эпитаксиального наращивания |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2017125009A RU2737136C2 (ru) | 2017-07-13 | 2017-07-13 | Изготовление свободного от дефектов устройства на основе ребра в области поперечного эпитаксиального наращивания |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2015151126A Division RU2626970C2 (ru) | 2013-06-28 | 2013-06-28 | Изготовление свободного от дефектов устройства на основе ребра в области поперечного эпитаксиального наращивания |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| RU2017125009A true RU2017125009A (ru) | 2019-01-14 |
| RU2017125009A3 RU2017125009A3 (ru) | 2020-10-09 |
| RU2737136C2 RU2737136C2 (ru) | 2020-11-25 |
Family
ID=65013832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2017125009A RU2737136C2 (ru) | 2017-07-13 | 2017-07-13 | Изготовление свободного от дефектов устройства на основе ребра в области поперечного эпитаксиального наращивания |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2737136C2 (ru) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546488B1 (ko) * | 2003-12-26 | 2006-01-26 | 한국전자통신연구원 | 반도체 소자의 제조 방법 |
| KR20060005041A (ko) * | 2004-07-12 | 2006-01-17 | 삼성전자주식회사 | 핀 전계 효과 트랜지스터의 제조방법 |
| US8058692B2 (en) * | 2008-12-29 | 2011-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple-gate transistors with reverse T-shaped fins |
| RU2408951C2 (ru) * | 2009-04-02 | 2011-01-10 | Федеральное государственное учреждение "Научно-производственный комплекс "Технологический центр" Московского Государственного института электронной техники" (ФГУ "НПК "ТЦ" МИЭТ) | Способ изготовления самомасштабированной самосовмещенной транзисторной структуры |
| US9768305B2 (en) * | 2009-05-29 | 2017-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gradient ternary or quaternary multiple-gate transistor |
| EP2315239A1 (en) * | 2009-10-23 | 2011-04-27 | Imec | A method of forming monocrystalline germanium or silicon germanium |
-
2017
- 2017-07-13 RU RU2017125009A patent/RU2737136C2/ru active
Also Published As
| Publication number | Publication date |
|---|---|
| RU2017125009A3 (ru) | 2020-10-09 |
| RU2737136C2 (ru) | 2020-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI500154B (zh) | 半導體裝置、電晶體及其形成方法 | |
| RU2015151126A (ru) | Изготовление свободного от дефектов устройства на основе ребра в области поперечного эпитаксиального наращивания | |
| TWI508147B (zh) | 半導體元件及其製造方法 | |
| TWI528529B (zh) | 缺陷轉移與晶格失配的磊晶膜 | |
| TWI677098B (zh) | 鰭狀場效電晶體及其製造方法 | |
| US10269899B2 (en) | Method for forming FinFET devices | |
| US12009262B2 (en) | Semiconductor device having planar transistor and FinFET | |
| US20130228863A1 (en) | Fin field effect transistor and fabrication method | |
| US10177231B2 (en) | Semiconductor device and method for fabricating the same | |
| US20160351439A1 (en) | Aspect ratio for semiconductor on insulator | |
| TW201635544A (zh) | 寬子鰭片上的薄通道區 | |
| TWI728966B (zh) | 半導體元件及其製作方法 | |
| TWI673877B (zh) | 以深寬比溝槽為基的製程形成的均勻的層 | |
| US20170012114A1 (en) | FinFET Having Isolation Structure and Method of Forming the Same | |
| RU2017125009A (ru) | Изготовление свободного от дефектов устройства на основе ребра в области поперечного эпитаксиального наращивания | |
| US10141429B2 (en) | FinFET having isolation structure and method of forming the same | |
| US20180083000A1 (en) | Fin epitaxy with lattice strain relaxation | |
| KR20130047453A (ko) | Ｉｉｉ-ｖ족 물질층을 형성하는 방법, ｉｉｉ-ｖ족 물질층을 포함하는 반도체 소자 및 그 제조방법 | |
| US20140357036A1 (en) | Method of making a semiconductor device including an all around gate | |
| CN107068764B (zh) | 半导体器件制备方法 | |
| US9401310B2 (en) | Method to form trench structure for replacement channel growth | |
| US9947532B2 (en) | Forming zig-zag trench structure to prevent aspect ratio trapping defect escape | |
| JP5711805B1 (ja) | 半導体デバイスの製造方法 | |
| EP2693462B1 (en) | Method for manufacturing semiconductor devices |