RU2012129364A - Устройство и способ опроса адресов одного или более подчиненных устройств в системе связи - Google Patents
Устройство и способ опроса адресов одного или более подчиненных устройств в системе связи Download PDFInfo
- Publication number
- RU2012129364A RU2012129364A RU2012129364/08A RU2012129364A RU2012129364A RU 2012129364 A RU2012129364 A RU 2012129364A RU 2012129364/08 A RU2012129364/08 A RU 2012129364/08A RU 2012129364 A RU2012129364 A RU 2012129364A RU 2012129364 A RU2012129364 A RU 2012129364A
- Authority
- RU
- Russia
- Prior art keywords
- address
- data line
- slave
- state
- logical
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Small-Scale Networks (AREA)
Abstract
1. Способ осуществления связи с главным устройством по общей шине, имеющей линию данных, включающий:прием от главного устройства сигнала запроса, запрашивающего отправку адреса подчиненного устройства в главное устройство от каждого подчиненного устройства, соединенного с линией данных;обеспечение последовательной установки линии данных в логические состояния, соответствующие значениям битов в первом адресе подчиненного устройства; и,при установке линии данных в логическое состояние, отличное от соответствующего значения бита первого адреса подчиненного устройства, временный вход в состояние ожидания до тех пор, пока другое подчиненное устройство не завершит отправку своего адреса подчиненного устройства в главное устройство.2. Способ по п.1, отличающийся тем, что дополнительно включает вход в состояние ожидания, когда в линии данных были установлены все биты первого адреса подчиненного устройства.3. Способ по п.1, отличающийся тем, что шаг обеспечения включает перевод линии данных в первое логическое состояние, когда соответствующее значение бита первого адреса подчиненного устройства является первым логическим состоянием, и освобождение линии данных, когда соответствующее значение бита первого адреса подчиненного устройства является вторым логическим состоянием.4. Способ по п.3, отличающийся тем, что первое логическое состояние является состоянием логического нуля, а второе логическое состояние является состоянием логической единицы.5. Способ по п.1, отличающийся тем, что дополнительно включает отслеживание логического состояния линии данных и определение, совпадает ли отслеживаемое логическо�
Claims (16)
1. Способ осуществления связи с главным устройством по общей шине, имеющей линию данных, включающий:
прием от главного устройства сигнала запроса, запрашивающего отправку адреса подчиненного устройства в главное устройство от каждого подчиненного устройства, соединенного с линией данных;
обеспечение последовательной установки линии данных в логические состояния, соответствующие значениям битов в первом адресе подчиненного устройства; и,
при установке линии данных в логическое состояние, отличное от соответствующего значения бита первого адреса подчиненного устройства, временный вход в состояние ожидания до тех пор, пока другое подчиненное устройство не завершит отправку своего адреса подчиненного устройства в главное устройство.
2. Способ по п.1, отличающийся тем, что дополнительно включает вход в состояние ожидания, когда в линии данных были установлены все биты первого адреса подчиненного устройства.
3. Способ по п.1, отличающийся тем, что шаг обеспечения включает перевод линии данных в первое логическое состояние, когда соответствующее значение бита первого адреса подчиненного устройства является первым логическим состоянием, и освобождение линии данных, когда соответствующее значение бита первого адреса подчиненного устройства является вторым логическим состоянием.
4. Способ по п.3, отличающийся тем, что первое логическое состояние является состоянием логического нуля, а второе логическое состояние является состоянием логической единицы.
5. Способ по п.1, отличающийся тем, что дополнительно включает отслеживание логического состояния линии данных и определение, совпадает ли отслеживаемое логическое состояние линии данных с соответствующим значением бита первого адреса подчиненного устройства, причем вход в состояние ожидания основан на указанном определении.
6. Способ по п.1, отличающийся тем, что шаг обеспечения выполняется последовательным образом от наиболее значимого бита первого адреса подчиненного устройства до его наименее значимого бита.
7. Способ по п.1, отличающийся тем, что дополнительно включает подсчет первого количества тактовых циклов с момента времени, когда начинается шаг обеспечения, причем шаг входа в состояние ожидания включает вход в состояние незанятости на второе количество тактовых циклов, при этом второе количество тактовых циклов соответствует количеству битов первого адреса, меньшему первого количества тактовых циклов.
8. Способ по п.7, отличающийся тем, что дополнительно включает выход из состояния ожидания по окончании второго количества тактовых циклов, повторение шага обеспечения до тех пор, пока линия данных не будет снова установлена в логическое состояние, отличное от соответствующего значения бита первого адреса подчиненного устройства, и в ответ на это повторный вход в состояние ожидания.
9. Способ по п.8, отличающийся тем, что дополнительно включает, при завершении обеспечения последовательной установки линии данных в логическое состояние, соответствующее каждому значению бита первого адреса подчиненного устройства, вход в состояние ожидания до тех пор, пока от главного устройства не будет принято указание, что таким образом приняты все адреса подчиненного устройства.
10. Подчиненное устройство, содержащее
интерфейсный порт для соединения с общей шиной, имеющей линию тактового сигнала и линию данных;
энергонезависимую память для хранения первого адреса подчиненного устройства, соответствующего подчиненному устройству;
контроллер, соединенный с возможностью осуществления связи с интерфейсным портом и энергонезависимой памятью и выполненный с возможностью:
управления интерфейсным портом для обеспечения последовательной установки линии данных в логические состояния, соответствующие значениям битов первого адреса подчиненного устройства, при приеме от главного устройства интерфейсным портом сигнала запроса, запрашивающего отправку в главное устройство адреса каждого подчиненного устройства, соединенного с общей шиной; и
управления интерфейсным портом для временного входа в состояние ожидания до тех пор, пока другое подчиненное устройство не завершит отправку своего адреса подчиненного устройства в главное устройство, при установке линии данных в логическое состояние, отличное от соответствующего значения бита первого адреса подчиненного устройства.
11. Устройство по п.10, отличающееся тем, что интерфейсный порт переводит линию данных в первое логическое состояние, когда соответствующее значение бита первого адреса подчиненного устройства является первым логическим состоянием, и освобождает линию данных, когда соответствующее значение бита первого адреса подчиненного устройства является вторым логическим состоянием.
12. Устройство по п.10, отличающееся тем, что контроллер выполнен с возможностью определения того, обеспечило ли установку линии данных в логическое состояние, отличное от соответствующего значения бита первого адреса подчиненного устройства, другое подчиненное устройство, и с возможностью входа в состояние ожидания в ответ.
13. Устройство по п.10, отличающееся тем, что интерфейсный порт входит в состояние ожидания по окончании установки первого адреса подчиненного устройства в линии данных.
14. Устройство по п.10, отличающееся тем, что после отправки другим подчиненным устройством своего адреса подчиненного устройства в главное устройство, контроллер управляет интерфейсным портом с обеспечением установки линии данных в логические состояния, соответствующие значениям битов первого адреса подчиненного устройства.
15. Устройство по п.10, отличающееся тем, что интерфейсный порт обеспечивает последовательную установку первого адреса в линии данных от наиболее значимого бита до наименее значимого бита.
16. Способ осуществления связи с главным устройством по общей шине, имеющей линию данных, включающий:
прием от главного устройства сигнала запроса, запрашивающего отправку адреса подчиненного устройства в главное устройство от каждого подчиненного устройства, соединенного с линией данных;
обеспечение последовательной установки линии данных в логические состояния, соответствующие значениям битов в первом адресе подчиненного устройства;
отслеживание линии данных;
определение на основании отслеживания того, что другое подчиненное устройство, соединенное с линией данных, имеет адрес подчиненного устройства меньший, чем значение первого адреса подчиненного устройства; и
вход в состояние ожидания на основании указанного определения.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/618,489 | 2009-11-13 | ||
| US12/618,489 US20110119419A1 (en) | 2009-11-13 | 2009-11-13 | Apparatus and Method for Polling Addresses of One or More Slave Devices in a Communications System |
| PCT/US2010/056329 WO2012054066A1 (en) | 2009-11-13 | 2010-11-11 | Apparatus and method for polling addresses of one or more slave devices in a communications system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2012129364A true RU2012129364A (ru) | 2014-01-27 |
| RU2571583C2 RU2571583C2 (ru) | 2015-12-20 |
Family
ID=44012166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2012129364/08A RU2571583C2 (ru) | 2009-11-13 | 2010-11-11 | Устройство и способ опроса адресов одного или более подчиненных устройств в системе связи |
Country Status (9)
| Country | Link |
|---|---|
| US (2) | US20110119419A1 (ru) |
| EP (1) | EP2499574A4 (ru) |
| AU (1) | AU2010362653B2 (ru) |
| CA (1) | CA2786583A1 (ru) |
| CO (1) | CO6592083A2 (ru) |
| IL (1) | IL220823A0 (ru) |
| RU (1) | RU2571583C2 (ru) |
| SG (1) | SG182444A1 (ru) |
| WO (1) | WO2012054066A1 (ru) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2391095A1 (en) * | 2010-05-31 | 2011-11-30 | Fluke Corporation | Automatic addressing scheme for 2 wire serial bus interface |
| US8892798B2 (en) * | 2010-09-27 | 2014-11-18 | Stmicroelectronics (Rousset) Sas | Identification, by a master circuit, of two slave circuits connected to a same bus |
| US9231926B2 (en) * | 2011-09-08 | 2016-01-05 | Lexmark International, Inc. | System and method for secured host-slave communication |
| US20140244874A1 (en) * | 2012-01-26 | 2014-08-28 | Hewlett-Packard Development Company, L.P. | Restoring stability to an unstable bus |
| TWI492576B (zh) * | 2013-03-11 | 2015-07-11 | Realtek Semiconductor Corp | 主從偵測方法以及主從偵測電路 |
| KR102140297B1 (ko) * | 2013-12-19 | 2020-08-03 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 장치 및 그것을 포함하는 데이터 저장 장치 |
| JP6249227B2 (ja) * | 2014-03-19 | 2017-12-20 | 三浦工業株式会社 | 加熱システム |
| KR102355436B1 (ko) * | 2015-01-09 | 2022-01-26 | 에스케이하이닉스 주식회사 | 데이터 저장 장치 |
| DE102015121288A1 (de) * | 2015-12-07 | 2017-06-08 | Eaton Electrical Ip Gmbh & Co. Kg | Busanordnung und Verfahren zum Betreiben einer Busanordnung |
| DE102016103928A1 (de) * | 2016-03-04 | 2017-09-07 | Eaton Electrical Ip Gmbh & Co. Kg | Busanordnung und Verfahren zum Betreiben einer Busanordnung |
| KR102416176B1 (ko) | 2016-05-10 | 2022-07-01 | 엘에스일렉트릭(주) | 슬레이브 디바이스 제어 방법 |
| JP7003461B2 (ja) * | 2017-07-06 | 2022-02-10 | 富士フイルムビジネスイノベーション株式会社 | スレーブ装置、通信装置及び画像形成装置 |
| CN110955170B (zh) * | 2018-09-27 | 2023-10-17 | 中车株洲电力机车研究所有限公司 | 端到端的自适应同步方法及即插即用的牵引控制装置 |
| FR3097987A1 (fr) * | 2019-06-26 | 2021-01-01 | STMicroelectronics (Alps) SAS | Procede d’adressage d’un circuit integre sur un bus et dispositif correspondant |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4308568A1 (de) * | 1993-03-18 | 1994-09-22 | Telefunken Microelectron | Verfahren zum Betreiben einer Datenverarbeitungsanlage |
| US5636342A (en) * | 1995-02-17 | 1997-06-03 | Dell Usa, L.P. | Systems and method for assigning unique addresses to agents on a system management bus |
| RU2001102787A (ru) * | 1998-07-01 | 2003-01-20 | Квэлкомм Инкорпорейтед (US) | Усовершенствованный протокол последовательной шины, предусмотренной между устройствами |
| US6728793B1 (en) * | 2000-07-11 | 2004-04-27 | Advanced Micro Devices, Inc. | System management bus address resolution protocol proxy device |
| AU8932601A (en) * | 2000-11-28 | 2002-05-30 | Eaton Corporation | Motor vehicle communication protocol with automatic device address assignment |
| US6816074B2 (en) * | 2001-09-18 | 2004-11-09 | Chon Meng Wong | Automated delivery and inventory status notification system and method |
| US7013355B2 (en) * | 2003-01-09 | 2006-03-14 | Micrel, Incorporated | Device and method for improved serial bus transaction using incremental address decode |
| DE102004025899B4 (de) * | 2004-05-27 | 2010-06-10 | Qimonda Ag | Verfahren zum Aktivieren und Deaktivieren von elektronischen Schaltungseinheiten und Schaltungsanordnung zur Durchführung des Verfahrens |
| WO2009062280A1 (en) * | 2007-11-15 | 2009-05-22 | Mosaid Technologies Incorporated | Methods and systems for failure isolation and data recovery in a configuration of series-connected semiconductor devices |
| US7565470B2 (en) * | 2007-12-04 | 2009-07-21 | Holylite Microelectronics Corp. | Serial bus device with address assignment by master device |
| CN101477506A (zh) * | 2008-01-04 | 2009-07-08 | 鸿富锦精密工业（深圳）有限公司 | 主设备对从设备的定址系统及其方法 |
| US8296488B2 (en) * | 2009-04-27 | 2012-10-23 | Abl Ip Holding Llc | Automatic self-addressing method for wired network nodes |
| US8225021B2 (en) * | 2009-05-28 | 2012-07-17 | Lexmark International, Inc. | Dynamic address change for slave devices on a shared bus |
-
2009
- 2009-11-13 US US12/618,489 patent/US20110119419A1/en not_active Abandoned
-
2010
- 2010-11-11 CA CA2786583A patent/CA2786583A1/en not_active Abandoned
- 2010-11-11 SG SG2012050787A patent/SG182444A1/en unknown
- 2010-11-11 EP EP10858780.9A patent/EP2499574A4/en not_active Ceased
- 2010-11-11 AU AU2010362653A patent/AU2010362653B2/en active Active
- 2010-11-11 WO PCT/US2010/056329 patent/WO2012054066A1/en active Application Filing
- 2010-11-11 RU RU2012129364/08A patent/RU2571583C2/ru active
-
2012
- 2012-07-08 IL IL220823A patent/IL220823A0/en unknown
- 2012-08-15 CO CO12138235A patent/CO6592083A2/es active IP Right Grant
-
2013
- 2013-08-05 US US13/959,387 patent/US20130318267A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| EP2499574A4 (en) | 2014-01-08 |
| WO2012054066A1 (en) | 2012-04-26 |
| AU2010362653A1 (en) | 2012-09-20 |
| RU2571583C2 (ru) | 2015-12-20 |
| US20130318267A1 (en) | 2013-11-28 |
| IL220823A0 (en) | 2012-09-24 |
| AU2010362653B2 (en) | 2016-02-25 |
| CA2786583A1 (en) | 2012-04-26 |
| US20110119419A1 (en) | 2011-05-19 |
| CO6592083A2 (es) | 2013-01-02 |
| SG182444A1 (en) | 2012-08-30 |
| EP2499574A1 (en) | 2012-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2012129364A (ru) | Устройство и способ опроса адресов одного или более подчиненных устройств в системе связи | |
| US9990316B2 (en) | Enhanced serial peripheral interface | |
| TWI733752B (zh) | 用於旁波帶通訊之系統及方法、以及實體非暫時性計算機可讀媒體 | |
| US8631179B1 (en) | System and method for automatically assigning bus addresses to slave devices | |
| US8892798B2 (en) | Identification, by a master circuit, of two slave circuits connected to a same bus | |
| US20120191889A1 (en) | Method to differentiate identical devices on a two-wire interface | |
| US11349301B2 (en) | Method for operating a sensor arrangement in a motor vehicle on the basis of a DSI protocol | |
| CN104199795B (zh) | 一种总线架构的数据传送和接收方法 | |
| KR20190073055A (ko) | 스토리지 컨트롤러, 그것을 포함하는 스토리지 장치, 및 스토리지 컨트롤러의 동작 방법 | |
| CN101160569A (zh) | 改进具有多个存储器控制器的电路的带宽的设备 | |
| JP2019535230A5 (ru) | ||
| CN111149097B (zh) | 一种主芯片、从芯片及芯片间的dma传输系统 | |
| WO2011060703A1 (zh) | 一种电可擦除可编程只读存储器的实现方法和装置 | |
| CN105718396B (zh) | 一种大数据主设备传输的i2c总线装置及其通讯方法 | |
| US20080244129A1 (en) | Master device of two-wire bus providing release function for clock line and method thereof | |
| WO2016078357A1 (zh) | 主机、主机管理从机的方法及系统 | |
| KR102303424B1 (ko) | 랜덤 액세스 메모리를 포함하는 하나 이상의 처리 유닛을 위한 직접 메모리 액세스 제어 장치 | |
| US10649926B2 (en) | Detection of a time condition relative to a two-wire bus when writing into an EEPROM on a I2C bus | |
| CN115203092A (zh) | 一种单主多从的单线通信方法、装置及设备 | |
| CN105573950B (zh) | 一种基于门电路芯片设定vr芯片地址的方法 | |
| TWI536782B (zh) | 提供多重介面連線之方法及裝置 | |
| CN114641764A (zh) | 总线系统及操作总线系统的方法 | |
| TW201539319A (zh) | 電子裝置系統之資料傳輸方法及電子裝置系統 | |
| RU131542U1 (ru) | Коммутационный элемент для параллельных коммутационных систем | |
| Venkateswaran et al. | FPGA Based Efficient Interface Model for Scale-Free Computer Network using I2C Protocol |