RU2011290C1

RU2011290C1 - Digital controlled delay line

Info

Publication number: RU2011290C1
Authority: RU
Inventors: Константин Александрович Часнык; Владимир Николаевич Таран; Юрий Никанорович Кузьмин
Original assignee: Константин Александрович Часнык; Владимир Николаевич Таран; Юрий Никанорович Кузьмин
Priority date: 1992-06-22
Filing date: 1992-06-22
Publication date: 1994-04-15

Abstract

FIELD: automation and computer engineering, measuring devices. SUBSTANCE: device provides linear approximation of discrete values of input signal and generation of values of this signal at time moments that are different from moments of signal sampling. EFFECT: increased functional capabilities. 1 dwg

Description

Изобретение относится к измерительной и вычислительной технике и автоматике и может быть использовано, в частности, в системах корреляционной обработки сигналов. The invention relates to measuring and computer engineering and automation and can be used, in particular, in correlation signal processing systems.

Известные методы цифровой задержки сигналов имеют погрешность задержки, равную половине периода следования тактовых импульсов, поэтому для повышения точности задержки требуется повышать частоту тактовых импульсов, что не всегда эффективно из-за возрастания емкости счетчиков. Known methods of digital signal delay have a delay error equal to half the repetition period of the clock pulses, therefore, to increase the accuracy of the delay, it is necessary to increase the frequency of the clock pulses, which is not always effective due to the increasing capacity of the counters.

Прототипом предлагаемого устройства является цифровая регулируемая линия задержки, содержащая генератор тактовых импульсов, два элемента И, два счетчика, элемент И-НЕ, регистр, входную, выходную и кодовые шины и шину начальной установки. Однако данная линия задержки имеет ограниченные функциональные возможности из-за задержки входных импульсов только на интервалы, кратные целому числу периодов тактовых импульсов. The prototype of the proposed device is a digital adjustable delay line containing a clock, two AND elements, two counters, an NAND element, a register, input, output and code buses and an initial setup bus. However, this delay line has limited functionality due to the delay of the input pulses only at intervals that are multiples of an integer number of periods of clock pulses.

Целью изобретения является расширение функциональных возможностей за счет задержки сигналов на интервалы времени, не кратные целому числу периодов тактовых импульсов. The aim of the invention is the expansion of functionality due to the delay of signals at time intervals not multiple of an integer number of periods of clock pulses.

Цель достигается тем, что цифровая регулируемая линия задержки содержит генератор тактовых импульсов, регистр, входную, выходную и кодовую шины. The goal is achieved in that the digital adjustable delay line contains a clock, register, input, output and code bus.

В отличие от прототипа в устройство дополнительно введены два умножителя, инвертор кода и сумматор, причем входная шина соединена с информационным входом регистра и первым входом первого умножителя, выход регистра соединен с первым входом второго умножителя, кодовая шина соединена с вторым входом первого умножителя и через инвертор кода с вторым входом второго умножителя, выходы первого и второго умножителей подключены соответственно к первому и второму входам сумматора подключен к выходной шине, с первого по третий выходы генератора тактовых импульсов соединены с синхровходами соответственно регистра, двух умножителей и сумматора. In contrast to the prototype, two multipliers, a code inverter and an adder, are additionally introduced into the device, with the input bus connected to the register information input and the first input of the first multiplier, the register output connected to the first input of the second multiplier, the code bus connected to the second input of the first multiplier and through the inverter code with the second input of the second multiplier, the outputs of the first and second multipliers are connected respectively to the first and second inputs of the adder connected to the output bus, from the first to third outputs of the generator the documentary the clock pulses respectively connected to the register, two multipliers and an adder.

На чертеже изображена структурная схема устройства. The drawing shows a structural diagram of a device.

Приведены обозначения: 1 - входная шина; 2 - регистр (сдвига параллельного типа); 3 - умножитель (синхронизируемый); 4 - инвертор кода (поразрядная схема НЕ); 5 - умножитель (синхронизируемый); 6 - кодовая шина; 7 - сумматор (синхронизируемый); 8 - генератор тактовых импульсов; 9 - выходная шина. Designations are given: 1 - input bus; 2 - register (shift of parallel type); 3 - multiplier (synchronized); 4 - code inverter (bitwise circuit NOT); 5 - multiplier (synchronized); 6 - code bus; 7 - adder (synchronized); 8 - clock generator; 9 - output bus.

Информационная шина 1 устройства подключена к информационному входу регистра 2 и к первому информационному входу умножителя 3. Выход регистра 2 соединен с первым информационным входом умножителя 5. Кодовая шина 6 устройства подключена к второму информационному входу умножителя 3 и через инвертор кода 4 - к второму информационному входу умножителя 5. Выходы умножителей 3 и 5 подключены соответственно к первому и второму информационным входам сумматора 7, выход которого соединен с выходной шиной 9 устройства. Генератор тактовых импульсов 8 своими выходами подключен к синхровходам следующих блоков:
выход 8.1 - регистр 2;
выход 8.2 - умножители 3 и 5;
выход 8.3 - сумматор 7.The information bus 1 of the device is connected to the information input of the register 2 and to the first information input of the multiplier 3. The output of the register 2 is connected to the first information input of the multiplier 5. The code bus 6 of the device is connected to the second information input of the multiplier 3 and through the inverter code 4 to the second information input multiplier 5. The outputs of the multipliers 3 and 5 are connected respectively to the first and second information inputs of the adder 7, the output of which is connected to the output bus 9 of the device. The clock generator 8 with its outputs is connected to the sync inputs of the following blocks:
output 8.1 - register 2;
output 8.2 - multipliers 3 and 5;
output 8.3 - adder 7.

Устройство работает следующим образом. The device operates as follows.

На информационную шину 1 устройства поступает код сигнала х(t_o). По первому импульсу с выхода 8.2 генератора тактовых импульсов (ГТИ) 8, поступающему на синхровход регистра 2, этот код сигнала х(t_о) появится на выходе регистра 2 и соответственно на первом информационном входе умножителя 5. На информационную шину 1 устройства поступит через время Δ t уже следующий код отсчета сигнала х(t_o + Δ t), который подается и на первый информационный вход умножителя 3. На кодовую шину 6 устройства подают код требуемой относительной задержки λ = Δ τ / Δ t, Δ τ ≅ Δ t , сигнала, который поступает на второй информационный вход умножителя 3, и через инвертор кода 4 - на второй информационный вход умножителя 5. В результате, на втором информационном входе умножителя 5 присутствует код (1-λ ), так как 0 < Δ τ ≅ Δ t. По импульсу с второго выхода 8.2 ГТИ 8, поступающему на синхровходы умножителей 3 и 5, на выходах умножитетей 3 и 5 появятся соответственно коды К₃ и К₅:
К₃ = x(t_o + Δ t) ˙ λ ;
K₅ = x(t_o) ˙ (1-λ ). Эти коды К₃ и К₅ с выходов умножителей 3 и 5 поступают на первый и второй информационные входы сумматора 7. По импульсу с третьего выхода 8.3 ГТИ 8, поступающему на синхровход сумматора 7, на выходе сумматора 7 (выходной шине 9 устройства) появится код К₉ окончательного результата - линейно аппроксимированное значение сигнала с(t) в момент времени t = t_o+ Δ t
K₉ = x(t_o + Δ t) = x(t_o) + λ [x(t_o + Δ t) - x(t_o)]
Таким образом, предлагаемое устройство позволяет осуществлять регулируемую (код λ ) цифровую задержку сигналов х(t) на интервалы времени Δ τ , не кратные целому числу периодов следования тактовых импульсов (отсчета сигнала): 0 ≅ λ ≅ 1, λ = Δ τ / Δ t чем и достигается поставленная цель изобретения.On the information bus 1 of the device receives the signal code x (t _o ). According to the first pulse from the output 8.2 of the clock pulse generator (GTI) 8, which is supplied to the clock input of register 2, this signal code x (t _о ) will appear at the output of register 2 and, accordingly, at the first information input of the multiplier 5. It will arrive at the information bus 1 of the device after a while Δ t is the next reference signal code x (t _o + Δ t), which is also fed to the first information input of the multiplier 3. The code of the device 6 is supplied with the code of the required relative delay λ = Δ τ / Δ t, Δ τ ≅ Δ t, the signal that goes to the second information input, multiply ator 3 and 4 through the code inverter - a second data input of the multiplier 5. As a result, the second information input of the multiplier 5 is present identification (1-λ), since 0 <Δ τ ≅ Δ t. According to the pulse from the second output 8.2 of the GTI 8, which arrives at the synchro inputs of the multipliers 3 and 5, the codes K ₃ and K ₅ will appear respectively at the outputs of the multipliers 3 and ₅ :
K ₃ = x (t _o + Δ t) ˙ λ;
K ₅ = x (t _o ) ˙ (1-λ). These codes K ₃ and K ₅ from the outputs of the multipliers 3 and 5 are fed to the first and second information inputs of the adder 7. Upon the pulse from the third output 8.3 of the GTI 8, supplied to the synchro input of the adder 7, a code appears on the output of the adder 7 (output bus 9 of the device) K _{9 of the} final result is a linearly approximated signal value with (t) at time t = t _o + Δ t
K ₉ = x (t _o + Δ t) = x (t _o ) + λ [x (t _o + Δ t) - x (t _o )]
Thus, the proposed device allows for adjustable (code λ) digital delay of the signals x (t) at time intervals Δ τ, not multiple of an integer number of periods of repetition of clock pulses (signal counting): 0 ≅ λ ≅ 1, λ = Δ τ / Δ t and this is the goal of the invention.

(56) Авторское свидетельство СССР N 1661966, кл. Н 03 Н 9/30,
Важенина З. П. и др. Методы и схемы временной задержки импульсных сигналов. М. : Сов, радио, 1971.(56) Copyright certificate of the USSR N 1661966, cl. H 03 H 9/30,
Vazhenina Z. P. et al. Methods and schemes for the time delay of pulsed signals. M.: Owls, radio, 1971.

Claims

A DIGITAL ADJUSTABLE DELAY line containing a clock generator, a register, an input, an output and a code bus, characterized in that it additionally has two multipliers, a code inverter and an adder, the input bus being connected to the register information input and the first input of the first multiplier, output the register is connected to the first input of the second multiplier, the code bus is connected to the second input of the first multiplier and through the code inverter with the second input of the second multiplier, the outputs of the first and second multipliers are connected respectively Accordingly, to the first and second inputs of the adder, the adder output is connected to the output bus, the first to third outputs of the clock generator are connected to the clock inputs of the register, two multipliers, and the adder, respectively.