RU1837362C - Ассоциативное запоминающее устройство - Google Patents

Description

Изобретение относитс  к вычислитель- йой технике, .в частности к запоминающим устройствам, и может быть использовано в специализированных системах хранени  и ифровой обработки изображений, в ассо- иативных параллельных процессорах при ешении информационно-логических задач, адач поиска и сортировки данных, в уст- ойствах цифровой обработки сигналов в еальном масштабе времени,

Целью изобретени   вл етс  расшире- ие области применени  устройства за счет беспечени  возможности проведени  меж- 1лочного ассоциативного маскируемого по- юка по двум координатам,

На фиг.1 представлена схема предлага- фмого ассоциативного запоминающего устройства; на фиг.2 - схема элемента пам ти; на фиг.З - схема первого блока регистров опроса и маскировани  данных; на фиг.4 - схема второго блока регистров опроса и маскировани  данных.

Устройство (фиг. 1) содержит накопитель 1, в состав которого вход т объединенные в подматрицы 2 элементы пам ти 3 со входами с первого 4 по дев тый 12 и с первым 13 и вторым 14 выходами. Устройство также содержит первый 15 и второй 16 блоки регистров опроса и маскировани  данных, первый 17 и второй 18 регистры стробировани , первый 19 и второй 20 регистры фиксации реакций, первый 21 и второй 22 анализаторы многократного совпадени , первый 23 и второй 24 шифраторы.

Информационные входы первого 15 блока регистров опроса и маскировани  данных подключены к первой 25 шине данных устройства, а выходы с первого 26 по четвертый 29 каждой группы выходов под- ключены соответственно к четвертым 7, третьим 6, п тым 8 и шестым 9 входам элементов пам ти 3, соединенными с одноименными входами элементов пам ти в соответствующем столбце.

Информационные входы второго 16 блока регистров опроса и маскировани  данных подключены к выводам второй 30 шины данных устройства, а выхода с первого 31 по третий 33 каждой группы выходов подключены соответственно к соединенным между собой седьмому 10, дев тому 12 и восьмому 11 входам элементов пам ти соответствующей строки каждой горизонтальной линейки подматриц 2 накопите- л  1.

Информационные входы первого 17 регистра стробировани  подключены к соответствующим выводам первой 25 шины данных устройства, а выходы - соответст- венно к соединенным между собой вторым 5 аходам всех элементов пам ти 3 соответствующей вертикальной линейки подматриц 2 накопител  1.

Информационные входы второго 18 ре- гистра стробировани  подключены к соответствующим выводам второй 30 шины данных устройства, а выходы - соответственно к соединенным между собой первым 4 входам всех элементов пам ти 3 соответ- ствующей горизонтальной линейки подматриц 2 накопител  1.

Первые 13 выходы элементов 3 пам ти соответствующих строк накопител  1 соединены между собой и подключены к соответ- ствующим информационным входам первого 19 регистра фиксации реакций, к этим же соответствующим входам подключены объединенные таким же образом первые 13 выходы элементов пам ти 3 соот- ветствующей строки каждой горизонтальной линейки подматриц 2 накопител  1, Перва  группа информационных выходов первого 19 регистра фиксации реакций подключена к соответствующим выводам вто- рой 30 шины данных устройства, а втора  группа информационных выводов соединена с соответствующими входами данных первого 21 анализатора многократного совпадени , выход 34 состо ни  которого слу- жит первым выходом состо ни  устройства, указывающим на наличие некоторого числа совпадений в результате проведени  параллельного ассоциативного поиска по строкам ассоциативного накопител  1, а информационные выходы анализатора присоединены к соответствующим информационным входам первого 23 шифратора, выходы которого служат первой 35 группой адресных выходов устройства.

Вторые 14 выходы элементов пам ти 3 соответствующих столбцов накопител  1 соединены между собой и подключены к соответствующим информационным входам второго 20 регистра фиксации реакций, к этим же соответствующим входам подключены объединенные таким же образом вторые выходы элементов пам ти 3 соответствующего столбца каждой вертикальной линейки подматриц накопител . Перва  группа информационных выходов второго 20 регистра фиксации реакций присоединена к соответствующим выводам первой 25 шины данных устройства, а его втора  группа информационных выходов соединена с соответствующими информационными входами второго 22 анализатора многократного совпадени , выход 36 состо ни  которого служит вторым выходом состо ни  устройства, сигнал с которого указывает на наличие некоторого числа совпадени  в результате проведени  параллельного ассоциативного поиска по столбцам ассоциативного накопител  1, а информационные выходы анализатора 22 присоединены к соответствующим информационным входам второго 24 шифратора, выход которого служат второй 37 группой адресных выходов устройства.

На устройство подаютс  следующие управл ющие сигналы:

38- сигнал записи в накопитель;

39- сигнал опроса и считывани  из накопител ;

40- сигнал записи в регистр опроса блока 15;

41-сигнал записи в регистр маскировани  блока 15;

42- сигнал сброса в О регистров опроса и маскировани  блока 15;

43- сигнал записи в регистр опроса блока 16;

44- сигнал записи в регистр маскировани  блока 16;

45- сигнал сброса в О регистров опроса и маскировани  блока 16;

46- сигнал записи в первый 17 регистр стробировани ;

47- сигнал сброса в О первого 17 регистра стробировани ;

48-сигнал записи во второй 18 регистр стробировани ;

49 - сигнал сброса в О второго 18 регистра стробировани ;

I 50 - сигнал стробировани  отработанной и выборки следующей активной линии Злоку 21, а также, выдачи первым 23 шифратором на первую 35 группу адресных вы- одов устройства адреса следующей активной линии;

51 - сигнал стробировани  отработан.- юй и выборки следующей активной линии злоком 22, а также выдачи вторым 24 шифратором на вторую 37 группу адресных выходов устройства адреса следующей активной пинии,

На фиг.2 приведен пример реализации элемента пам ти 3, состо щего из триггера 52 и элементов И-НЕ с первого 53 по шестой 58. На фиг.2 также представлены не показанные на фиг.1 ограничительные 59 и 60 элементы в виде резисторов 7.

Первый 15 блок резисторов опроса и маскировани  данных (фиг.З) содержит регистр 61 опроса, регистр 62 маскировани , первую 63 и вторую 64 группы инверторов , первую 65 и вторую 66 группы элементов И.

Второй 16 блок регистров опроса и маскировани  данных (фиг.4) содержит регистр 61 опроса, регистра 62 маскировани , первую 63 и вторую 64 группы инверторов , первую 65 и вторую 66 группы элементов .И.

Размерность подматрицы накопител : vJxN, где N - разр дность первой 25 и вто- эой 30 шин данных устройства.

Количество вертикальных и горизонтальных линеек подматриц накопител  может не совпадать; оно определ етс  количеством разр дных линий соответственно первого 17 и второго 18 регистров стробировани ,

j В режиме параллельного ассоциативного поиска по строкам активизированной регистрами стробировани  17 и 18 подматрицы накопител  в регистре 61 опроса первого 15 блока регистров опроса и маскировани  по сигналу 40 фиксируетс  аргумент поиска, подаваемый с первой 25 шины данных устройства. Затем в регистр 62 маскировани  этого блока с первой 25 шины данных устройства записываетс  маска по сигналу 41. И при подаче сигнала 39 на входы 6 и 7 элементов пам ти поступает одна из следующих комбинаций сигналов: 01 - сравнение с единицей, 10 - сравнение с нулем, 00 - маскирование поиска. Результат ассоциативного поиска по активизированной подматрице фиксируетс  в первом 19 регистре фиксации реакций по заднему фронту сигнала 39. При этом при совпадении строк подматрицы с маскированным аргументом поиска в соответствующие таким строкам разр ды первого 19 регистра фиксации реакций установ тс  в единицу .

Первый 21 анализатор многократного

совпадени  служит дл  приоритетной выборки одной из активных линий первого 19 регистра фиксации реакций. При этом наивысшим приоритетом из аргументов обладает аргумент с нулевым адресом.

0Адрес активной линии, выбранной первым 21 анализатором многократного совпадени , кодируетс  первым 23 шифратором и выдаетс  на первую 35 группу адресных выходов устройства по сигналу 50. Повтор5 ной подачей этого сигнала осуществл етс  стробирование отработанной и инициализаци  следующей активной линии первым 21 анализатором многократного совпадени .

0При активизации нескольких подматриц накопител  с помощью первого 17 и второго 18 регистров стробировани  в режиме межблочного ассоциативного поиска по строкам происходит ассоциативный

5 поиск в каждой их этих подматриц накопител  по маскированному аргументу из первого 15 блока регистров опроса и маскировани ; при этом происходит конъюнкци  результатов ассоциативного поиска, осуще0 ствл ема  благодар  соединению соответствующих выходных строчных разр дных линий подматриц накопител .

В режиме параллельного ассоциативного поиска по столбцам активизированной

5 регистрами стробировани  17 и 18 подматрицы накопител  в регистре 61 опроса второго 16 блока регистров опроса и маскировани  по сигналу 43 фиксируетс  аргумент поиска, подаваемый со второй 30

0 шины данных устройства. Затем в регистр 62 маскировани  этого блока со второй 30 шины данных устройства записываетс  маска по сигналу 44. И при подаче сигнала 39 на входы 11 и 12 элементов пам ти поступа5 ет она из следующих комбинаций сигналов: 01 - сравнение с единицей, 10 -сравнение с нулем, 00 - маскирование поиска. Результат ассоциативного поиска по активизированной подматрице фиксируетс  во

0 втором 20 регистре фиксации реакций по заднему фронту сигнала 39. При этом, при совпадении столбцов подматрицы с маскированным аргументом поиска в соответствующие таким столбцам разр ды второго 20

5 регистра фиксации реакций установ тс  в единицу.

Второй 22 анализатор многократного совпадени  служит дл  приоритетной выборки одной из активных линий второго 20 регистра фиксации реакций, При этом наивысшим приоритетом из аргументов обладает аргумент с нулевым адресом.

Адрес активной линии, выбранный вторым 22 анализатором многократного совпадени , кодируетс  вторым 24 шифратором и выдаетс  на вторую 37 группу адресных выходов устройства по сигналу 51. Повторной подачей этого сигнала осуществл етс  стро- бирование отработанной и инициализаци  следующей активной линии вторым 22 ана- лизатором многократного совпадени .

При активизации нескольких подматриц накопител  с помощью первого 17 и второго 18 регистров стробировани  в режиме межблочного ассоциативного поиска по столбцам происходит ассоциативный поиск в каждой из этих подматриц накопител  по маскированному аргументу из второго 16 блока регистров опроса и маскировани ; при этом происходит конъюнкци  результа- тов ассоциативного поиска в этих подматрицах , осуществл ема  благодар  соединению соответствующих выходных столбцовых разр дных линий подматриц накопител .

Формула-изобретени  Ассоциативное запоминающее устройство , содержащее накопитель, первый и второй блоки регистров опроса и маскиро- вани  данных, первый и второй регистры фиксации реакций, первый и второй анализаторы многократного совпадени , первый и второй шифраторы, управл ющие входы первого блока регистров опроса и маски- ровани  данных  вл ютс  управл ющими входами первой группы устройства, информационными входами (выходами первой труппы которого  вл ютс  информационные входы первого блока регистров опроса и маскировани  данных, выходы с первого по четвертый каждой группы выходов которого соединены соответственно с четвертым , третьим, п тым и шестым входами элементов пам ти соответствующего столб- ца каждой вертикальной линейки подматриц накопител , первые входы элементов пам ти каждой строки которого объединены , вторые выходы элементов пам ти каждой строки накопител  и вторые выходы элементов пам ти соответствующего столбца каждой вертикальной линейки подматриц накопител  объединены и подключены к соответствующим информационным входам второго регистра фиксации реакций, уп- равл ющий вход которого  вл етс  управл ющим входом устройства, первые выходы элементов пам ти соответствующих строк накопител  и первые выходы элементов пам ти соответствующей строки

каждой горизонтальной линейки подматриц накопител  объединены и подключены к соответствующим информационным входам первого регистра фиксации реакций, управл ющий вход которого  вл етс  управл ющим входом устройства, информационные выходы первой группы первого и второго регистров фиксации реакций  вл ютс  соответственно информационными входами/выходами второй и первой групп устройства, информационные выходы второй группы первого и второго регистров фиксации реакций соединены с соответствующими входами данных первого и второго анализаторов многократного совпадени ; управл ющие входы которых соответственно объединены с управл ющими входами первого и второго шифраторов и  вл ютс  первым и вторым входами задани  режима устройства, выходы состо ни  первого и второго анализаторов многократного совпадени   вл ютс  соответственно первым и вторым выходами состо ни  устройства , информационные выходы первого и второго анализаторов многократного совпадени  соединены с соответствующими информационными входами первого и второго шифраторов, выходы которых  вл ютс  соответственно адресными выходами первой и второй группы устройства, управл ющими входами второй группы которого  вл ютс  управл ющие входы второго блока регистров опроса и маскировани  данных , информационные входы которого  йл ютс  информационными входами/выходами второй группы устройства, выходы с первого rio третий каждой группы выходов второго блока регистров опроса и маскировани  данных подключены соответственно к объединенным седьмым, дев тым и восьмым входам элементов пам ти соответствующей строки каждой горизонтальной линейки подматриц накопител , о т - личающеес  тем, что, с целью расширени  области применени  устройства за счет обеспечени  возможности проведени  межблочного ассоциативного маскируемого поиска по двум координатам, в него введены первый и второй регистры стробировани  подматриц накопител , причем управл ющие входы первого и второго регистров стробировани  подматриц накопител   вл ютс  управл ющими входами третьей и четвертой групп устройства, информационные входы первого и второго регистров стробировани  подматриц накопител  подключены к соответствующим информационным входам/выходам первой и второй групп устройства, выходы первого регистра стробировани  подматриц накопиел  подключены к объединенным вторым ни  подматриц накопител  к объединенным

первым входам элементов пам ти соответствующей горизонтальной линейки подматвходам элементов пам ти соответствующей вертикальной линейки подматриц накопипервым входам ствующей горизо

ел , выходы второго регистра стробирова-риц накопител .

ни  подматриц накопител  к объединенным

первым входам элементов пам ти соответствующей горизонтальной линейки подмат

jswa

Щ45

J

фс/e.f

15

61

63

ff

-О

IS

27

28

13

26

27 2В 23

ФигЛ